新闻稿

赛灵思3.3i版软件使FPGA时钟频率加倍

赛灵思最新版本的软件也进一步延伸了业界最快的软件运行时间

2000年12月26日,北京 - 世界领先的可编程逻辑器件供应商赛灵思公司(Xilinx)日前宣布推出 3.3i 版 Xilinx®Foundation Series ISE^TM 和 Alliance Series^TM 可编程逻辑开发系统。新版软件提供的新功能与 Virtex^TM -II结构的新特性相结合，可以提供比 Virtex-E FPGA 高一倍的时钟速度，使内部时钟频率达到 300MHz，而 IO 速度达到800MHz以上。此外，因为采用新的布线算法，即使对最复杂的设计，其布局和布线时间也平均减少了20%。现在，赛灵思软件的运行速度是其他厂商软件的二至四倍。

集成式综合技术的优点

“FPGA 设计者需要更具生产力的设计工具,”赛灵思负责IP、服务和软件的高级副总裁 Rich Sevcik说,“我们提供与主要综合工具供应商工具的连接，以进一步优化系统性能并使设计过程自动化。这使工程生产力达到最优，也使赛灵思的客户可以将产品更快地推向市场。”

在 3.3i版中，赛灵思提供了与 Synplicity 的 Synplify 和 Synplify Pro综合工具的无缝集成连接。赛灵思还计划在下一个软件版本中为 Exemplar 的 Leonardo Spectrum 综合工具提供类似功能。Foundation 系列 ISE 产品目前包括两款综合工具:来自 Synopsys 的 FPGA Express(包含块一级的递增式综合功能)以及Xilinx Synthesis Technology (XST)工具。

HDL Bencher加快了HDL验证的过程

Xilinx Foundation ISE系列现在还包括了自动测试基准生成工具 HDL Bencher,该工具最初是由 Visual Software Systems (VSS)开发的,今年初该公司被赛灵思收购。通过自检、定时约束VHDL和Verilog测试基准的自动生成,HDL Bencher软件使百万门级 FPGA 的设计验证过程流水线化.自动测试基准(Automatic Testbench)生成使百万门级 Virtex 系列 FPGA的开发时间可以缩短数月。

集成分析的优点

赛灵思 3.3i 版Alliance系列软件还具有强大的交叉检测和错误浏览工具，使设计人员可以在Synplicity的HDL Analyst或 Exemplar的 LeonardoInsight程序中直接通过设计定时报告对该原理图进行浏览。例如，设计人员在分析设计中的关键定时路径时，通常都是从利用赛灵思定时分析器(Timing Analyzer)分析定时报告开始的。利用分析器，设计者可直接在选择的综合原理图观察器中高亮显示所分析的关键路径。这大大缩短了综合设计过程中调试和改正定时错误的时间。

平台和供货情况

赛灵思3.3I版软件现在已可向超过2万个注册用户和新用户供货。对已经开始 Virtex-II 设计的客户，可直接从 http://support.xilinx.com 下载 software service pack 6。Foundation系列和Alliance系列软件提供了针对所有赛灵思主要系列产品的与器件特定结构相关的器件支持，包括SpartanTM 和Virtex系列FPGA，以及XC9500TM [E1] CPLD。这两个系列的软件都可在Windows98、 Windows 2000和Windows NT操作系统上运行，支持中文、韩文和日文版Windows平台。Alliance系列软件也支持Unix操作系统HP-UX 和 Sun Solaris.

赛灵思公司简介

赛灵思是可编程逻辑完全解决方案的领导者和创新者，其产品包括高级集成电路、软件设计工具、以IP核心形式发布的预定义系统功能模块以及无与伦比的现场工程支持。公司成立于1984年，总部在加利福尼亚的圣何塞。赛灵思发明了现场可编程阵列(FPGA)，产品满足了当今全世界一半以上的需求。赛灵思的解决方案使客户大大减少了开发计算机、外设、通信、网络、工业控制、仪器/仪表、航空、军事应用以及消费电子产品的时间。如欲了解更多信息，请访问赛灵思的网站：http://www.xilinx.com 。

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