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ISE Design Suite 中的部分重配置

点击这里,了解有关 Vivado Design Suite 重配置的信息

部分重配置可通过下载部分比特位文件来动态修改逻辑模块,同时保持逻辑继续运营,不中断。Xilinx 的部分重配置技术使设计人员能够即时对功能进行修改,不仅可消除需要全面再配置并进而重建连接的麻烦,同时还能显著提高 FPGA 的灵活性。使用部分重配置可以让设计人员采用更少或更小的器件,从而降低功耗并提高系统的可升级性。随时按需加载功能,更有效利用芯片。

部分重配置软件

ISE® 和 ISE Design Suite version 12.1 中推出的软件方法代表了部分重配置技术的新纪元。这款能够在不影响其它器件运行的前提下对 Xilinx FPGA 的部分功能进行重配置的软件工具已被完全重新设计。该当前解决方案通过利用分区这种成熟的特性,可以确保对预先生成的结果进行准确保存。PlanAhead 设计环境可用于管理设计装配、约束、实现和验证。

ISE Design Suite 中的部分重配置流程具有以下特性:

  • 灵活的工作环境
    • 支持 GUI 的 PlanAhead™
    • 命令行支持现有的批处理文件
    • 支持黑箱,允许省略不完整的模块
  • 用户在控制
    • 用户决定何时实现、导入和导出
    • 修改实现选项,而不会影响导入的分区
    • 布局规划可确定对哪些资源进行重配置
    • 分区信息存储在 ASCII(xml)文件内
  • 该软件可处理低级的细节
    • 工具可自动管理分区接口
    • 设计规则检查 (DRC) 可用于验证设计结构和配置情况
    • 应用标准时序收敛技术
    • 轻松访问特定的芯片特性

部分重配置将作为 ISE Design Suite 中的一种产品提供。了解定价和订购方面的详情,敬请联系 本地销售办事处

大学的教授和研究人员可通过 Xilinx 大学计划 (XUP) 获取许可证。了解有关获取许可证的要求和步骤的更多信息 ,请点击这里

主要技术优势

  • 通过时分多路复用设计功能提高了解决方案的灵活性
  • 通过分时功能减少了 FPGA 的尺寸和数量(以及成本)
  • 通过按需加载功能降低了动态功耗

主要软件特性

  • 利用功能强大的分区技术支持整个设计实现
  • 允许完整设计约束输入、时序分析和验证
  • 支持 Virtex-4、Virtex-5、Virtex-6、Virtex-7, Kintex-7、Artix-7 FPGA 系列和 Zynq®-7000 All Programmable SoC 系列