UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

设计团队是一种使多名工程师能够对同一设计的综合与实现进行同步工作的流程。随着 FPGA 器件的广泛推广,通常需要组建开发团队。不仅需要多名工程师共同开发 HDL,而且独立的工程师也可能成为负责综合和实现整个设计的集成人员。为全面应对更具挑战性的任务,团队通常需要处理国际性的任务,不同的设计部分在不同的地点开发,甚至在不同的公司进行。ISE® 14.1 版中推出的 Xilinx 设计团队流程即侧重于解决此类极富挑战性的问题。

团队设计软件

该团队流程使用分区技术,这一实现功能能够确保准确保存此前生成的且设计保存流程极为相似的实现结果。该流程包括 3 个主要步骤。其中包括初始设计设置、团队成员设计实现,以及将所有团队成员模块组装到最终设计中。初始设计设置可为所有团队成员提供框架,使其能够实现与其他团队成员无关的各自的设计部分,但顶层设计保持一致。在设计周期的间隔期间,可使用每个团队成员的实现成果进行整个设计的组装。

  • 灵活的工作环境
    • 针对 GUI 支持的 PlanAhead™
    • 命令行支持现有的批处理文件
    • 支持黑箱,允许省略不完整的模块
  • 所有设计保存流程特性
  • 利用稳健可靠的分区技术支持完整的团队设计方案
  • 支持 Artix®-7、 Zynq-7000、 Virtex®-7 FPGA 系列、 Virtex-4、 Virtex-5、 Virtex-6、 Kintex®-7、 Spartan®-3、 和 Spartan-6 器件系列
  • 该团队设计流程使多名开发人员能够同步进行同一设计任务
  • 允许在 1 至 2 个已完成的模块上生成早期实现结果。工程师无需等待团队其他成员的设计工作完成即可开始实现各身部分的设计。
  • 更轻松地解决与时序相关的问题。他们仅需解决他们各自设计部分出现的时序问题,从而将问题局限在更小的设计范围之内,不仅能够减少运行时间,而且还能减少出问题的几率。
  • 对单个模块进行细微的修改,就会减少运行时间。对设计进行整合后,仅需实现更改的模块。能够保存设计的其它部分。
的页面