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Vivado Design Suite 中的部分重配置

部分重配置可通过下载部分比特位文件来动态修改逻辑模块,同时保持逻辑继续运营,不中断。Xilinx 的部分重配置技术使设计人员能够即时对功能进行修改,不仅可消除需要全面再配置并进而重建连接的麻烦,同时还能显著提高 FPGA 的灵活性。使用部分重配置可以让设计人员采用更少或更小的器件,从而降低功耗并提高系统的可升级性。随时按需加载功能,更有效利用芯片。

部分重配置软件

现行的软件方法结合Vivado® Design Suite 2013.3,基于 ISE® Design Suite 2010 中的强固型解决方案。这款软件工具能够在不影响其它器件运行的前提下对 Xilinx FPGA 的部分功能进行重配置。当前解决方案可充满利用 Vivado 设计套件的优异实现功能。用户可使用基于 Tcl 的非项目流程实现设计,而在 Vivado IDE 中,项目模式可支持基于 RTL 的设计,能够自动管理大量底层流程详细信息。

这两份知识产权可用于帮助设计人员更便捷地完成部分重配置设计。部分重配置控制器 IP 是一个基于硬件的配置控制器,有助于管理各个方面的重配置活动,从触发和仲裁一直到比特流传输和错误处理无一例外。部分重配置去耦器 IP 能够与 PR 控制器或任何客户控制器配合使用,从而可在重新配置时安全隔离动态区域。

部分重配置现已在 Vivado Design Suite HLx System 及 Design Edition 中免费提供。此外,还能够以更低的价格为 WebPack 附件购买部分重配置特性。联系 当地销售机构,了解价格与订购详情。

主要特性与优势

强大的工作环境

  • Vivado IDE 中提供从 HDL 到比特流的 Tcl 非项目流程以及 RTL 项目模式支持
  • 有效的数据库管理,面向静态和可重配置模块
  • 支持黑箱比特流,允许省略不完整的模块

由用户进行控制

  • 由用户决定如何管理可重配置的模块变量
  • 保持静态设计在存储器中开放,并将模块调进调出
  • 布局规划可确定对哪些资源进行重配置

该软件可处理低级的细节

  • 工具可自动管理分区接口,没有任何开销
  • 设计规则检查 (DRC) 可用于验证设计结构和配置情况
  • 应用标准时序收敛技术

部分重配置现已在 Vivado® Design Suite HLx System 及 Design Edition 中免费提供。此外,还能够以更低的价格为 WebPack 附件购买部分重配置特性。

大多数 7 系列及 Zynq®-7000 器件都支持部分重配置,这些系列中最小的器件除外。UltraScale™ 支持非常完善,所有器件都可通过当前 Vivado Design Suite 版中的比特流生成获得支持。 如欲获取 VU440,请联系 Xilinx。UltraScale+™ 器件支持目前涵盖 10 款正在生产的器件和 8 款试用版器件。

UltraScale 代表了部分重配置技术的全新突破,在近乎所有 FPGA 资源类型中实现了重配置,包括 I/O、千兆位级收发器和时钟网络。

大学的教授和研究人员可通过 Xilinx 大学计划 (XUP) 获取许可证。  如欲进一步了解获得许可证的访问要求及程序,请点击这里

培训课程

Xilinx 实战 FPGA 和嵌入式设计培训计划旨在让您掌握基础知识,以便立即着手设计。这些计划面向不熟悉 FPGA 技术的工程师和具有丰富的、开发复杂连接功能、数字信号处理或嵌入式解决方案经验的工程师。联系当地的/销售代表或/授权培训机构,以了解贵公司是否还有/培训名额. 了解更多

Vivado 快速入门视频教程

Xilinx 目前正在编写 QuickTake 视频教程,其目的是为了帮助用户从 ISE 软件工具的使用过渡到 Vivado® Design Suite 的使用。 整个解决方案都是全新的,我们不能依靠此前的技术知识。Xilinx 认识到,不是所有人都有时间通读用户指南或完成软件互动教程。 了解更多