UPGRADE YOUR BROWSER
We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
Vivado® Design Suite 可提供业界首款即插即用型 IP 集成设计环境并具有IP 集成器特性,从而解决了 RTL 设计生产力问题。
Vivado IP 集成器可提供基于 Tcl、设计期正确的图形化设计开发流程。IPI 特性可提供具有器件和平台意识的互动环境,能支持关键 IP 接口的智能自动连接、一键式 IP 子系统生成、实时 DRC 和接口修改传递等功能,此外还提供强大的调试功能。
在 IP 之间建立连接时,设计人员工作在“接口”而不是“信号”的抽象层面上,从而大幅提高了生产力。 这通常采用业界标准的 AXI4 接口,不过 IP 集成器也支持数十个其它接口。
设计团队在接口层面上工作,能快速组装复杂系统,充分利用 Vivado HLS、System Generator、Xilinx SmartCore™ 和 LogiCORE™ IP 创建的 IP、联盟成员 IP 和自己的 IP。通过利用 Vivado IPI 和 HLS 的完美组合,客户能将开发成本相对于采用 RTL 方式而言节约高达 15 倍。
作为可编程解决方案电子系统级设计工具的领先提供商,Vivado Design Suite System Edition 可为 C、C++ 和 SystemC 以及基于 MATLAB™/Simulink™ 的System Generator for DSP 提供Vivado 高层次综合。这些解决方案支持在 VHDL 和 Verilog 中直接运用高级 IP 核规范,从而可将 IP 核验证速度提高 100 倍 以上,同时将 RTL 创建速率提高 4 倍。 您可以单独使用这些高度集成的工具,也可以综合结果分析,在 Vivado Design Suite 中使用可重用的 IP 核。
对于想要缩短开发时间并确保可扩展性和重复使用的 FPGA 设计人员而言,Xilinx 可提供一系列综合而全面的解决方案来解决硬件开发、系统级集成以及实现过程中的各种瓶颈问题,这些解决方案从基于 C 的设计抽象到 IP 即插即用无所不包。
观看以下视频,立即开启您的安装与设计。
选择以下设计流程,了解更多有关 Vivado 的信息。
通过使用本网站,本人接受使用 cookies。 了解更多