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Xilinx 验证 IP (VIP) 系列将赋予用户在仿真环境下更高效便捷地验证和调试其设计的能力。验证 IP 核是特定构建的验证模型,旨在确保正确的互操作性和系统行为。EDA 产业的公司面向各种基于标准的接口开发 VIP,其中包括 AXI、PCIe、SAS、SATA、USB、HDMI 和 ENET 等。使用 VIP 的优势包括提高设计质量以及通过重复使用缩短时间周期等。

Xilinx VIP 内核是基于 SystemVerilog 的仿真模型,不仅可通过 ARM 许可的断言提供全面的 AXI 协议检查,而且还支持所有主要仿真器,该模型随 Vivado 免费提供。Xilinx 提供的 VIP 不仅可用于使用 AXI 组件层次(AXI-MM、AXI_Stream)的设计,而且还可用于处理系统 (Zynq®-7000) 设计。

AXI 验证 IP

  • 支持 AXI3、AXI4 和 AXI-Lite 协议
  • 支持所有协议数据位宽及地址位宽、传输类型与响应
  • 全面的 AXI 协议检查器支持
  • 集成的 ARM 许可证协议断言
  • 事务处理级协议校验(突发类型、长度、大小、锁定类型、高速缓存类型)
  • 可配置为主、从或通过工作模式

AXI Stream 验证 IP

  • 支持 AXI4-Stream 协议
  • 支持所有协议数据位宽及地址位宽、传输类型与响应
  • 全面的 AXI Stream 协议检查器支持
  • 集成的 ARM 许可证协议断言
  • 事务处理级协议校验(突发类型、长度、大小、锁定类型、高速缓存类型)
  • 可配置为主、从或通过工作模式

Zynq-7000 验证 IP

  • 允许针对处理器系统接口为可编程逻辑进行 AXI 事务处理验证
  • 可替换 Zynq-7000 BFM
  • 全面的 AXI 协议检查
  • 支持 AXI3 协议
  • 集成的 ARM 许可证协议断言
  • 支持所有 9 个 Zynq-7000 AXI 接口
  • 基于任务的 API 可进行事务处理编程
  • AXI_HP 的 32/64 位数据位宽、AXI_GP 的 32 位数据位宽以及 AXI_ACP 的 64 位数据位宽(加速器缓存一致性端口)

验证 IP

  • 在 Zynq Ultrascale+ MPSoC 中支持可编程逻辑与处理器系统之间的 AXI 事务验证
  • 在 Zynq Ultrascale+ MPSoC 中支持 11 个 AXI PL 到 PS 数据接口
  • 包含片上存储器和 DDR 外部存储器模型
  • 支持所有 AXI 接口(符合 AXI 4.0)
  • 基于 SystemVerilog 任务的 API
  • 允许所有受 Zynq UltraScale+ MPSoC 支持的突发长度和突发大小
  • 随 AXI VIP 一同提供协议检查功能

Vivado 2017.4 的最新信息 (英文版)

Zynq Ultrascale+ MPSoC VIP – 提供 Zynq Ultrascale + MPSoC 应用的功能仿真模型。

  • 验证和调试可编程逻辑/处理器之间的事务
  • 支持所有 AXI 接口并符合 AXI 4.0
  • 稀疏内存模型(用于 DDR)和 RAM 模型(用于OCM)。
  • 非加密 SystemVerilog

Vivado 2017.2 的最新信息 (英文版)

AXI 数据流验证 IP — 使用 ARM 许可的断言提供全面的 AXI 数据流协议检查:

  • AXI4 数据流主、从或通过/监控工作模式
  • 支持运行时工作模式,包括主、从和从内存模型
  • 非加密 SystemVerilog
  • 综合成线路

Vivado 2017.1 最新内容

AXI 验证 IP — 使用 ARM 许可的断言提供全面的 AXI 协议检查:

  • AXI4 主、从或通过/监控工作模式
  • 支持运行时工作模式,包括主、从和从内存模型
  • 非加密 SystemVerilog
  • 综合成线路

Zynq-7000 验证 IP — 提供 Zynq-7000 处理系统的仿真模型

  • 通过基于 API 的编程便捷使用
  • 允许在 AXI 主端口和 AXI 从端口上驱动事务处理
  • 可替换 Zynq-7000 BFM
  • 实例仿真测试平台针对用户进行了优化
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