UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

的页面

ISE® Design Suite 采用 Xilinx Synthesis Technology(XST),可以综合 HDL 设计来创建 Xilinx 专用的网表文件。通过专门优化的算法来利用 Xilinx FPGA 系列的高级架构,XST 为设计者实现最佳设计结果提供了低成本设计解决方案。

整合到 ISE 项目浏览器(Project Navigator)内的 XST 能够为混合语言 Verilog 和 VHDL 设计提供支持。这种灵活性让设计者能够将最佳的设计源代码混合并在任何项目上使用。这样,您就可以更加轻松、快速地将您购买的 IP 与您本身的设计专业知识混合搭配,而无需考虑设计语言问题。

XST 能够帮助设计者解决最棘手的设计挑战:

  • 性能 - XST 通过寄存器均衡、全局优化、时序驱动综合和逻辑优化等技术融合了新一代物理综合优化,提高了结果质量。
  • 缩短了运行时间,实现了设计保存 - 借助于其紧密集成的 ISE SmartCompile™ 技术,XST 有助于保持成功结果,以便在后来的重新实现过程中大幅缩短运行时间。
  • 功耗削减 - XST 内的功耗优化为乘法器、加法器和 BRAM 等模块上的宏处理提供了低功耗逻辑优化。
  • 简便易用性 - XST 为设计者提供了额外的特性,用以更好的探索其综合结果。集成式 RTL 和技术查看器(Technology Viewers)让设计者能够查看其 RTL 网表,以便更直观地了解 XST 如何推断其设计元件,从而帮助设计者在早期确认问题所在和改善设计。

符合 IEEE HDL 标准

  • VHDL: IEEE 1076-1993
  • Verilog: IEEE 1364-2001