Virtex®-5 FPGA 采用 CMOS 配置锁存(CCL)来实现布线和逻辑单元之间的可配置互联。它们是易失性器件 - 当移除电源时,不能保留原有配置。为了配置 Virtex-5 FPGA,每一次上电您都必须重新初始化器件内部的 CCL。应用不同,Virtex-5 FPGA 的加电配置也不同。
那些还处在原型制作阶段的用户可以用以下几种方法来完成 Virtex-5 FPGA 配置:
现场应用中,用户必须实现非易失性配置存储器解决方案,以便对 Virtex-5 FPGA 进行配置。Xilinx 提供以下选项:
业内最快速的128 Mb 配置和存储器件,专门针对高性能 Virtex-5 FPGA 的配置、灵活性和简便易用性进行了优化。该器件将 Xilinx 配置范围扩展为 128 Mb,并且实现了针对 Xilinx 全部 Virtex-5 系列器件的单芯片配置解决方案。
最简单的配置方案,串行吞吐量。
Xilinx FPGA 驱动 Xilinx PROM CLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。
Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了串行 (x1) 配置数据。

外部时钟驱动 Xilinx PROM CLK,Xilinx PROM 驱动 Xilinx FPGA CCLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。

外部时钟驱动 Xilinx FPGA CLK 和 Xilinx PROM CLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。


针对最快速的吞吐量的并行配置
Xilinx FPGA 驱动 Xilinx PROM CLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。

Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了并行 (x8) 配置数据。

外部时钟驱动Xilinx PROM CLK,Xilinx PROM 驱动 Xilinx FPGA CCLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。

外部时钟驱动 Xilinx FPGA CCLK 和 Xilinx PROM CLK,同时 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。

