Virtex-5 FPGA 的配置用于配置 Virtex-5 FPGA 的解决方案和资源Virtex®-5 FPGA 采用 CMOS 配置锁存(CCL)来实现布线和逻辑单元之间的可配置互联。它们是易失性器件 - 当移除电源时,不能保留原有配置。为了配置 Virtex-5 FPGA,每一次上电您都必须重新初始化器件内部的 CCL。应用不同,Virtex-5 FPGA 的加电配置也不同。 原型或调试那些还处在原型制作阶段的用户可以利用以下几种方法来完成 Virtex-5 FPGA 配置:
现场应用现场应用中,用户必须实现非易失性配置存储器解决方案,以便对 Virtex-5 FPGA 进行配置。Xilinx 提供以下选项:
其它
配置方案Xilinx 为终端用户提供了配置 Virtex-5 FPGA 所需的灵活性。Virtex-5 FPGA 支持以下方案:串行最简单的配置方案,串行吞吐量。 主串行Xilinx FPGA 驱动 Xilinx PROM CLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。 ![]() 从串行Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。 ![]() 从串行外部时钟驱动 Xilinx PROM CLK,Xilinx PROM 驱动 Xilinx FPGA CCLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。 ![]() 从串行外部时钟驱动 Xilinx FPGA CLK 和 Xilinx PROM CLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了串行(x1)配置数据。 ![]() 主 SPIVirtex-5 FPGA 驱动 SPI PROM 时钟,因为 SPI PROM 为 Virtex-5 FPGA 提供了串行(x1)配置数据。![]() 并行并行配置,可以实现最快速的吞吐量 主并 (Master-SelectMap)Xilinx FPGA 驱动 Xilinx PROM CLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。 ![]() 从并 (slave-SelectMAP)Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。 ![]() 从并 (slave-SelectMAP)外部时钟驱动 Xilinx PROM CLK,Xilinx PROM 驱动 Xilinx FPGA CCLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。 ![]() 从并 (Slave-SelectMAP)外部时钟驱动 Xilinx FPGA CCLK 和 Xilinx PROM CLK,因为 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的(x8)配置数据。 ![]() 主 BPIVirtex-5 FPGA 驱动并行 Flash PROM,因为并行 Flash PROM 为 Virtex-5 FPGA 提供了字节宽的(x8)配置数据。![]() |