Virtex-5 FPGA 的配置

用于配置 Virtex-5 FPGA 的解决方案和资源

Virtex®-5 FPGA 采用 CMOS 配置锁存（CCL）来实现布线和逻辑单元之间的可配置互联。它们是易失性器件 - 当移除电源时，不能保留原有配置。为了配置 Virtex-5 FPGA，每一次上电您都必须重新初始化器件内部的 CCL。应用不同，Virtex-5 FPGA 的加电配置也不同。

• 原型设计或调试
• 在现场
• 混搭使用
• 配置方案

原型开发或调试

那些还处在原型制作阶段的用户可以用以下几种方法来完成 Virtex-5 FPGA 配置：

• 第三方电缆/解决方案
  Xilinx 还与第三方供应商合作提供无需非易失性存储器即可用于原型开发环境的边界扫描（JTAG）工具。

现场应用

现场应用中，用户必须实现非易失性配置存储器解决方案，以便对 Virtex-5 FPGA 进行配置。Xilinx 提供以下选项：

• Platform Flash XL
  

  业内最快速的128 Mb 配置和存储器件，专门针对高性能 Virtex-5 FPGA 的配置、灵活性和简便易用性进行了优化。该器件将 Xilinx 配置范围扩展为 128 Mb，并且实现了针对 Xilinx 全部 Virtex-5 系列器件的单芯片配置解决方案。

• Platform Flash
  最简单、最经济的、面向 Virtex-5 FPGA 的配置存储器解决方案。Platform Flash 是一个 Xilinx 专有的、单芯片、插入式解决方案，可以提供的密度范围为 1Mb 至 32Mb。
  
  
• 处理器控制的配置解决方案
  那些拥有板上处理器的用户可以用它来配置 Virtex-5 FPGA；但仍然需要非易失性存储器解决方案。下述应用指南详细介绍了如何实现一个处理器控制的配置解决方案。
  • XAPP058：针对 Xilinx 全部 ISP 器件的、基于 JTAG 的小型配置方法
  • XAPP500：针对全部 1532 兼容器件的 IEEE STD 1532（基于 JTAG）配置方法
    
  • XAPP502：针对 Xilinx 从串或从并（slave-SelectMAP）配置模式的简便方法
    
  • XAPP441：利用 MicroBlaze™ 或 PowerPC® 实现的远程 FPGA 重配置
    
• 标准 Flash 存储器
  Xilinx FPGA 是业界第一款也是唯一一款能够提供直接的开放式配置存储器接口的 FPGA。Virtex-5 FPGA 与业界大多数标准 Flash 存储器都兼容。从 iMPACT 8.2i 开始，Xilinx 提供了对关键 SPI PROM 进行编程的能力。

其它

• UG191：Virtex-5 FPGA 系列配置用户指南
• XAPP693：针对 Xilinx Platform Flash PROM 和 FPGA 的、基于 CPLD 的配置与修订管理器
  
• System ACE CF
• 部分重配置应用指南
  • XAPP662：RocketIO™ 属性的在线部分重配置
  • XAPP290: Two flows for Partial Reconfiguration: Module Based or Difference Based
  • XAPP660：RocketIO MGT 属性的动态重配置
• Virtex-5 FPGA 数据手册
• Virtex-5 FPGA
• Platform Flash XL
• Platform Flash

配置方案

Xilinx 为用户提供了配置 Virtex-5 FPGA 所需的灵活性。Virtex-5 FPGA 支持以下方案：

串行

最简单的配置方案，串行吞吐量。

主串行

Xilinx FPGA 驱动 Xilinx PROM CLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。

从串行

Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了串行 (x1) 配置数据。

从串行

外部时钟驱动 Xilinx PROM CLK，Xilinx PROM 驱动 Xilinx FPGA CCLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。

从串行

外部时钟驱动 Xilinx FPGA CLK 和 Xilinx PROM CLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了串行（x1）配置数据。

主 SPI

Virtex-5 FPGA 驱动 SPI PROM 时钟，同时 SPI PROM 为 Virtex-5 FPGA 提供了串行（x1）配置数据。

 

并行

针对最快速的吞吐量的并行配置

主并（Master-SelectMap）

Xilinx FPGA 驱动 Xilinx PROM CLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。

从并（slave-SelectMAP）

Xilinx PROM 的内部振荡器驱动 Xilinx FPGA CCLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了并行 (x8) 配置数据。

从并（slave-SelectMAP）

外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动 Xilinx FPGA CCLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。

从并（slave-SelectMAP）

外部时钟驱动 Xilinx FPGA CCLK 和 Xilinx PROM CLK，同时 Xilinx PROM 为 Xilinx FPGA 提供了字节宽的（x8）配置数据。

 

主 BPI

Virtex-5 FPGA 驱动并行 Flash PROM，同时并行 Flash PROM 为 Virtex-5 FPGA 提供了字节宽的（x8）配置数据。