出色的时钟管理

在当今快速发展的高科技电子设计中，时钟管理在实现所需性能和降低功耗方面的重要性日益增加。CoolRunner™-II CPLD 可以通过提供出色的时钟管理来改善性能和功耗，从而解决这种挑战。

时钟分频器

时钟分频器能够通过以标准值实现时钟分频来改善功率节省特性。CoolRunner-II CPLD 为设计者提供了无可比拟的时钟管理特性，该特许可以实现一个能够轻松实现的时钟管理解决方案。

• 无需使用宏单元即可实现可靠的时钟分频
• 改善占空比
• 提供大密度（128个宏单元和更多）
• 极低的延迟…典型值为 50ps!

图1

时钟分频器能够实现2至16之间的标准分频。

时钟倍频器

时钟倍频器通过将内部时钟速度加倍来增强性能。它可以针对每个宏单元进行选择，并且是双数据速率（DDR）存储器器件的理想选择。

• 将内部时钟速度加倍，达到400MHz
• 向每个宏单元提供

CoolCLOCK

CoolCLOCK 是时钟分频器和时钟倍频器的组合，将输入时钟二分频，然后在输出电平处将其两倍频，以便保持相同的性能，同时降低内部功耗。

• 整合了时钟分频器和时钟倍频器
• 将输入时钟二分频
• 降低整个时钟的功耗

DualEDGE 触发器

大多数可编程逻辑器件允许在时钟的上升沿或时钟信号的下降沿上，驱动宏单元。借助于 DualEDGE 触发器，CoolRunner-II CPLD 允许在双边沿上定时。这种能力把设计中有效的同步操作速度提高到器件的限制带宽。换句话说就是，用给定的时钟速度，你可以让序贯设计在两倍的速度下工作，或者说同样的处理数量需要1/2的外部时钟频率。

• 全局部署分频的时钟，而在宏单元在本地得到翻倍的时钟。
• 应将2倍速时钟用于双倍数据速度的应用
• 不需添加额外的延时
• 所有的 CoolRunner-II CPLD 均提供

图2

DualEDGE 触发器允许在双边沿上定时。