低成本优势

通过系统集成降低成本
Virtex™-5 FPGA 能够让工程师迅速而轻松地实现设计目标，并实现功耗最小化、保证信号完整性、简化 PCB 设计，从而降低了电子系统的开发和制造成本。请参照硬 IP 面积节省案例研究。

65nm ExpressFabric 技术

Xilinx 65nm 三栅极氧化层工艺技术减小了芯片尺寸、提高了性能、降低了功耗。ExpressFabric™ 技术和真正的6输入 LUT 结构及对角对称互连技术降低了寄存器之间的逻辑级数，并使布线更短、更快，从而提高了逻辑资源的使用率，增强了性能。

硬 IP

大量硬 IP 节省了主要功能的面积和功率，能够保证高性能，简化设计，并让您能够选择较小的器件。

增强型时钟管理管道提供了高精度、低抖动的时钟生成。
嵌入式 Block RAM 和分布式 RAM/FIFO 为数据缓冲提供了灵活的存储器。
ChipSync™ 技术自适应时钟-数据中心对齐，可以保证实现可靠的存储器接口。
SelectIO™ 电路可以灵活地支持各种片上 I/O 终端的接口标准。
DSP48E slices 为嵌入式乘法器提供了可选的加法器和累加器。
PowerPC® 440 处理模块（仅限于FXT）为整合嵌入式处理系统提供了内置式行业标准技术
RocketIO™ GTP 收发器提供了内置式高速串行 I/O 性能和业内最低的功耗。
（仅限于用于 FXT 的 RocketIO GTX 收发器）
PCI Express® 端点模块设计用于和 RocketIO GTP 收发器一起使用，以便提供用于 x1、x4 和 x8 接口的 PCIe 连接功能。
10/100/1000 以太网 MAC 模块设计用于跟 RocketIO GTP 和 GTX 收发器一起使用，以便提供内置式以太网连接功能

硬 IP 面积节省案例研究

如图 1 所示，Virtex-5 FPGA 中的大量硬 IP 可以提供逻辑面积效率，让您利用更小、更经济的器件实现设计。

图1

实现包含 8 通道 PCIe 端点的典型设计所需的功耗和面积。

表1：硬 IP 面积节省案例研究：x8 PCI Express
	Xilinx Virtex-5 FPGA（LX30T）	90nm FPGA （XC2SGX60E、F1152）
用户设计	25,000个 LUT	25,000个 LUT
PCIe	100 LUT （到集成式 PCIe 端点模块的接口的封装）	9,600个 LUT （架构中的核）
总逻辑消耗	25,100个 LUT	34,600个 LUT

封装

Sparse chevron 封装简化了 PCB 设计、降低了制造成本。独特的管脚排列降低了串扰，有助于去除成本高昂的板级调试和重设计过程。基片旁路电容去除了数百个外部电容，可以简化 PCB 布局和布线，缩小 PCB 尺寸。独立 I/O bank 的增强型管脚布局降低了 PCB 层数，进一步节省了成本。

解决方案

Xilinx 经过预设计、预验证的 IP 核、开发板和套件也可以提高生产率、缩短设计时间。

批量生产的免转化成本削减方法
EasyPath™ FPGA 是业界首款采用 65nm 工艺的客户专用批量生产解决方案，其成本比标准 FPGA 的低 30-75% 。与结构化 ASIC 相比，Virtex-5 EasyPath FPGA 具有业界最低的 NRE 成本，提供了实现批量生产的免移植方法，交货时间缩短至 8-12 周，并且每个器件支持 2 个比特流。
了解 EasyPath FPGA 方面的更多信息

了解详情，请联系 Xilinx 销售代表