存储器接口

轻松实现带宽最高的存储器接口
可靠的源同步数据采集是构建高性能存储器接口时所面临的最为关键、最为困难的挑战。Virtex™-5 FPGA 有助于您通过以下方式以尽可能短的时间实现存储器接口性能目标：

• 利用 ChipSync™ 技术，保证实现可靠的读数据采集。
• 用创新的封装设计控制系统噪声。
• 用简便易用的软件提供完整的解决方案

注：带宽 = 数据速率 x 数据宽度

可靠的读数据采集

内置式 Chipsync 技术包含高分辨率、多抽头延迟块，可以确保时钟位于数据有效窗口的中央。运行时间校准通过调整工艺、电压与温度变量来最大化设计余量。
只有 Xilinx FPGA 具有这种性能。

图1

利用可变延迟 ChipSync 技术进行的校准是唯一可以在不断变化的系统条件（工艺、电压与温度）下确保时钟恰好位于数据有效窗口的中心的解决方案。

创新封装设计确保出色的信号完整性

宽总线实现了较高带宽，但也同时产生了同步开关输出（SSO）噪声过大的问题，会影响您的接口性能与可靠性。 Xilinx 的 sparse chevron 封装技术提供了创新的用于控制噪声的功率与接地管脚的分配方法。

灵活的 I/O 布局简化了板级设计

Virtex-5 FPGA 通过去除存储器接口的 I/O 管脚分配的组限制简化了 PCB 布局。每个 FPGA 上有 13 至 35 个独立的 I/O 组（40 个引脚/组），有助于缩短设计时间、削减制造成本。

完整的解决方案包含简便易用的软件

Xilinx 为全部常见的、通过硬件验证的存储器接口（DDR2 SDRAM、DDR SDRAM、QDR II SRAM、RLDRAM II）提供了完整的存储器接口解决方案。集成在 ISE 中的存储器接口发生器（Memory Interface Generator）工具，能帮助您开发定制的接口，包括生成 HDL 代码和管脚布局图。