可配置逻辑模块可以实现最小型设计

• CLB（可配置逻辑模块）在面积和速度上都进行了优化，以适用于小型高性能设计。
• 每个 CLB（可配置逻辑模块）都有4个 slice，可实现任意的组合电路与时序电路。
• 每个 slice 都有4输入查找表（LUT）、触发器、多路复用器、运算逻辑、载体逻辑以及专门的内部布线。
• 专用 AND/OR 逻辑实现了宽输入功能。

图1

可配置逻辑模块

增强型时钟技术能够帮您实现最高性能

Virtex-4 FPGA 整合了先进的时钟性能，通过最小化时钟抖动、歪斜与占空比失真来帮您实现高性能。

• 丰富的时钟资源
  • 32路时钟输入（差分或单端）
  • 32个全局时钟网络
  • 16-48个局域时钟网络
  • 8-24个清晰的时钟区
  丰富的时钟管理特性
  • 数字时钟管理器（DCM）多达20个
  • 相位匹配的时钟分频器（PMCD）多达8个
  • 32个全局时钟缓冲器
  高性能
  • 贯穿整个芯片的 500MHz 时钟控制
  • 抖动减小了30%
  • 自动占空因数精度
  易于设计
  • 消除了象限和缓冲器限制
  • 用于生成设计的增强型时钟控制向导
  • 用于定时预算的新型自动抖动和歪斜报告
  数字时钟管理器（DCM）
  
时钟歪斜
• 延迟锁相环（DLL）完全消除了时钟分配延迟
相移控制
• 相移粗调（正交）
• 用于实现时钟/数据同步的固定和可变精细移相（时钟周期的1/256）模式
• 针对高级应用的直接 DCM 移相控制
灵活生成 24 MHz 到 500 MHz 的频率
• 整数倍乘和除法参数
DCM 倍乘、除法和移相的动态重新配置
• 两种执行模式
• 最高速度 - 最大频率、最小抖动
• 最大范围 - 最小频率、最宽移相范围、最低功耗
相位匹配的时钟分频器（PMCD）
• 作为 Virtex-4 时钟管理的增强功能，PMCD 提供了改进的多同步时钟域处理功能。
相位匹配分频时钟
• 最多可以产生输入时钟的4个分频和相位匹配形式
• 被1、2、4或8除
• 分频时钟是上升沿对齐的
相位匹配延迟时钟
• 保持分频时钟和其它时钟之间的边缘对齐与相位关系
全局时钟缓冲器
• 全差分缓冲和路由
• 十分灵活的编程
• 用作缓冲器或多路复用器
• 用作同步或异步开关
• 可选择三态
• 可选择时钟

表1

时钟管理资源

SmartRAM 系统让您能够实现小型设计和最高性能

移位寄存器 SRL16 模块

• 对任意 CLB 查找表（LUT）进行配置，以便用作快速、小型的16位移位寄存器。
• 级联 LUT 以便构建更长的移位寄存器。
• 实现用于视频和无线的管道寄存器和缓冲器

高达 1.36 Mb 的分布式 RAM

• 对任意 LUT 进行配置，以便用做单端口或双端口16位 RAM/ROM。
• 级联 LUT 以便构建更大的存储器。
• 应用包括灵活的存储器尺寸、FIFO 和缓冲器。

高达 10 Mb 的嵌入式 Block RAM

• 可级连、同步18 Kb Block RAM 模块多达552个。
• 将任意 18 Kb 模块配置成单/双端口 RAM。
• 支持多种纵横比、数据宽度转换和校验。
• 应用包括数据高速缓存、深度 FIFO 和缓冲器。

高速存储器接口

• ChipSync™、SmartRAM 和 Xesium 时钟控制技术可以轻松连接最新的高速存储器。

表1

Virtex-4 FPGA 存储器接口支持

1 + Gbps SelectIO 技术

所有 Virtex-4 平台均包括可配置、高性能 SelectIO™ 技术，从而支持多种 I/O 标准。

• 新 ChipSync 源同步技术简化了板设计
• 1 + Gbps 差分 I/O
• 600 Mbps 单端 I/O
• 利用 XCITE 技术实现的数控阻抗可以减少元件数量和缩小板尺寸

通过集成式三态 EMAC 模块连至互联网

Virtex-4 FX FPGA 具有内置式以太网连接功能，并且包含的以太网媒体访问控制器（MAC）模块多达4个。Xilinx 独特的三态以太网 MAC 可以保证实现高性能和经过 UNH 验证的互用性。通过减少设计和验证工作，使 FPGA 结构中的每个以太网 MAC 大约释放了1,800个逻辑单元，从而降低了系统成本。并且减少了元件数目，简化了板设计。

特性简介

• 每个器件上的三态以太网 MAC 多达4个。
• 符合 IEEE 802.3 要求。
• 三态 EMAC - 10/100 Mbps 模式、1000 Mbps 模式、10/100/1000 Mbps 模式。
• 可编程物理层接口（MII、GMII、RGMII、SGMII）。
• 与 RocketIO 千兆位级收发器无缝连接。
• 每个 MAC 节约的逻辑单元多达1800个。
• 接收地址滤波器，可以接受/拒绝信息包。
• 发射/接收的实时统计数据
• 可以使用或不使用 PowerPC 内核。
• 非常适于网络管理或远程 FPGA 监视。
• 与 RocketIO 收发器一起使用时，可以为 1000 Base-X 提供完整的单片解决方案。

图1

以太网 MAC

用于实现高密度嵌入式存储器的 550 MHz block RAM

Virtex-4 FX 平台 FPGA 在单个器件中最多可以提供2个 PowerPC® 405、32位 RISC 处理器核。这些业界标准的处理器具有高性能和广泛的第三方支持。新的辅助处理器单元（APU）控制器，简化了硬件加速器和协处理器的集成。

嵌入式 PowerPC 405（PPC405）核

• 嵌入式 450 MHz、700+ DMIPS RISC 核（32位 Harvard 架构）。
• 5级数据通路管道。
• 硬件乘法和除法。
• 32 x 32 位通用寄存器。
• 16 KB 2路设置关联指令和数据高速缓存。
• 存储器管理单元（MMU），可以实现 RTOS 设计。
• 64输入的统一转换旁视缓冲器（TLB）。
• 可变页面大小（1KB - 16 KB）。
• 增强型指令和数据片上存储器（OCM）控制器可以直接与嵌入式块 RAM 接口。
• 支持 IBM CoreConnect 总线架构。
• 调试和跟踪支持。

新的辅助处理器单元（APU）控制器可以将 CPU 管道直接与 FPGA 架构接口。

• 可以使用硬件加速器。
• 支持用户定义的指令。
• 在单个指令中，支持的32位字数据传送多达4个。
• 支持浮点和协处理器。
• 支持自主指令：没有流水线迟延。
• 32位指令和64位数据。
• 4周期高速缓存线路传送。

提供到三态以太网 MAC 配置寄存器的直接接口

图1

405 处理器核

用于超高性能 DSP 系统的 500 MHz XtremeDSP Slice

XtremeDSP Slice 是多功能、粗面 DSP 架构的基础，使你可以在系统中有效地增加功能强大的基于 FPGA 的 DSP 功能。

• 芯片中定制了 XtremeDSP Slice，从而可以独立实现 500MHz 的性能，或在整合到一列中时实现 DSP 功能。
• 在38%的典型翻转率下，每个 XtremeDSP Slice 的功耗仅为 2.3 mW/100 MHz，仅为先前的 FPGA DSP 设计的 6%。
• XtremeDSP Slice 支持40多个动态控制的操作模式，包括乘法器、乘法器-累加器、乘法器-加法器/减法器、三输入加法器、桶形移位器、宽总线多路复用器或宽计数器。
• 级连 XtremeDSP Slice，无需使用 FPGA 架构或路由资源就可以执行宽算术功能、DSP 滤波器和复杂的算法。

XtremeDSP Slice 架构重点介绍：

• 18位x18位，两进制补码乘法器具有全精度36位结果、符号可以扩展到48位。
• 灵活的3输入、48位加法器/减法器具有可选寄存器累加反馈。
• 40多个动态用户控制器操作模式，使 XtremeDSP Slice 的功能适应从一个时钟周期到下一个时钟周期的变化。
• 级联的18位 B 总线，支持输入取样传播。
• 级联的48位 P 总线，支持部分结果的输出传播。
• 多精度乘法器和运算支持17位操作数右移位，以对准宽乘法器的部分乘积（并行或顺序乘法)。
• 对称智能舍入支持更高的计算精度。
• 控制和数据信号的性能增强型流水线选项可以通过配置位来选择。
• 输入端口"C"通常用作乘、加、大型3操作数加或灵活的舍入模式。
• 独立的复位和时钟，实现了控制和数据寄存器。

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