用于实现高效、高性能逻辑的 ExpressFabric 架构

ExpressFabric 技术提供了业界第一款真正的 6 输入查找表（LUT），使您能够将 LUT 配置成 6 输入生成器或双输出、5 输入生成器。您现在可以将 256 位分布式 RAM、128 位移位寄存器和 8 输入逻辑运算等复杂的功能完全在一个可配置逻辑块（CLB）内实现。Virtex-5 系列使用对角线对称互连技术减少了布线跳线 - CLB 到 CLB 所需的互连数量 - 从而实现了显著的性能提升。

图1

ExpressFabric 架构

图2

实现64位分布式 RAM

图3

互联技术

表1

Virtex-5 和 Virtex-4 FPGA 架构特性

用于实现灵活、精确的系统时钟管理的 550 MHz 时钟技术

每个时钟管理通道（CMT）都使用了2个用于实现精确的时钟综合与延迟控制的数字时钟管理器（DCM）模块和1个用于实现低抖动时钟发生与抖动滤波的锁相环（PLL）。最多可以使用6个 CMT 来实现时钟去歪斜、频率综合、相移、DCM>PLL 或 PLL>DCM 级联和抖动滤波之类的功能。

• 20 路时钟输入（差分或单端）
• 32 个时钟歪斜匹配的全局时钟网络
• 每个时钟区包含 4 个 I/O 时钟网络和 4 个区域时钟网络
• 8-24个清晰的时钟区

图1

时钟管理

用于实现高密度嵌入式存储器的 550 MHz block RAM

高达 11.6 Mb 的灵活嵌入式 Block RAM，能有效地存储和缓冲数据，而无需使用片外存储器。每个存储器模块最高可存储 36 Kb 数据，可以配置成两个独立的 18 Kb Block RAM，或单个 36 Kb Block RAM。Block RAM 可以配置为双端口 RAM 或 FIFO，并提供了 64 位纠错检查 (ECC) 功能，从而提高了系统可靠性。

• 级联 Block RAM，来实现高达 x36 的真正双端口宽度或高达 x72 的简单双端口宽度
• 利用内置式 FIFO 逻辑来创建同步或多速率 FIFO；避免消耗逻辑资源
• 关闭未使用的 18 kB Block RAM 来加强功耗管理
• 消除 CLB 触发器的布线延迟，从而利用可选输出来实现流水线操作

图1

Block RAM

用于实现终级并行连接功能的 1.25 Gbps SelectIO 技术

利用下列特性满足时序目标和削减系统成本：

• 高速 1.25 Gbps 差分 I/O 和 800 Mbps 单端 I/O
• 真正的 1.2V 至 3.3V 输入电压
• 在整个系列内实现了引脚兼容性
• 每个 FPGA 上的 I/O 引脚多达1200个，并且可以灵活实现 I/O 布局
• 源同步 ChipSync™ 技术，可以利用内置式单位比特去歪斜、SERDES、可调抽头延迟、和输入与输出（仅限于 Virtex-5 系列）延迟元件来简化板设计。
• 带有片上有源 I/O 终端的数控阻抗（DCI）

支持的 I/O 标准：

• Virtex-5 FPGA
  • LVCMOS 1.2V
  • HSTL_I_12（仅限单向）
  • DIFF_HSTL_I_18、DIFF_HSTL_I_18_DCI
  • DIFF_HSTL_I、DIFF_HSTL_I_DCI
  • DIFF_SSTL_I
  • DIFF_SSTL2_I_DCI
  • DIFF_SSTL18_I、DIFF_SSTL18_I_DCI
  • RSDS_25（点对点）
• Virtex-5 和 Virtex-4 FPGA
  • LVCMOS（3.3 V、2.5V、1.8V 和 1.5V）
  • LVDS、总线 LVDS、扩展 LVDS
  • SSTL 标准（2.5v、1.8v、I 类、II 类）
  • LVPECL PCI™、PCI-X™ HyperTransport™（LDT）
  • HSTL（1.8v、1.5v、I 类、II 类、III 类、IV 类）
  • GTL、GTL+

图1

增强型 SelectIO 技术

用于实现最低功耗的 RocketIO GTP 收发器

第四代 RocketIO GTP 收发器技术提供了灵活的、工作速率范围为 100 Mbps 至 3.75 Gbps 的 SERDES，并且支持全部常见协议。

• 交叉平台引脚兼容性简化了到 GTX 收发器的设计升级，从而实现了更高的线路速率
• 业内最低的功耗：在 3.2Gbps 下每个通道的功率均低于 100mW
• 可以在单个 FPGA 内实现多种协议（标准和定制）。
• 符合芯片-芯片、背板和光学器件接口的常见标准与协议的要求
• 先进的 Tx/Rx 均衡技术，可以驱动背板和其它困难通道
• 内置式 PRBS 发生器/检验器可以加速调试
• 与集成式 PCI Express® 端点和三态以太网 MAC 模块一起无缝运行

图1

标准支持

RocketIO GTX 收发器，可以实现最高的线路速率

速度范围为 150 Mbps - 6.5 Gbps 的高性能 SERDES 支持所有常见协议。交叉平台引脚兼容性简化了从 GTP 收发器进行设计升级，从而实现了更高的线路速率。

• 可以在单个 FPGA 内实现多种协议（标准和定制）
• 先进的4-抽头判定反馈均衡 (DFE)，结合接收器内的线性均衡，可以解决高线路速率下的信号完整性挑战
• 发射器预加重可以改善信号完整性
• 集成式“变速箱”可以实现灵活编码
• 8b/10b、64b/66b 和 64b/67b
• 与集成式 PCI Express® 端点和三态以太网 MAC 模块一起无缝运行
• 低功耗：6.5 Gbps 下，低于 200 mW
• 内置式 PRBS 发生器/检验器可以加速调试

PCI Express 端点模块，可以实现通用连接功能标准支持

PCI Express 端点模块，可以实现事务层、数据链路层和物理层功能，从而可以提供完整的 PCI Express 端点功能以及最低的 FPGA 逻辑利用率。

• 符合 PCI Express Base Specification 1.1 的要求
• 包含在 PCI-SIG® 集成商名单上
• 支持 PCI Express 端点或早期的 PCI Express 端点功能
• 设计用于提供完整的端点功能和 RocketIO™ 收发器
• 每个模块均支持 1-、4- 或 8-通道
• 利用 Block RAM 进行缓冲
• 完全缓冲的发射和接收
• 管理接口，可以访问 PCIe 配置空间和内部配置
• 支持的最大有效载荷尺寸（128 至 4096 字节）范围
• 轮换、加权轮换或严格优先级 VC 仲裁
• 可针对存储器或 I/O 进行配置的基地址寄存器（BAR）
• 高达 6 x 32 位或 3 x 64 位的 BAR（或者 32 位和 64 位的组合）
• 利用信号架构进行统计数据收集与监控
  
  通过了 PCI-SIG 大会的兼容性测试

Xilinx PCI Express 端点模块在 PCI-SIG 集成商名单上，成功完成了 PCI-SIG 兼容性专题研讨会的下列严格测试步骤。

• FPGA 器件
• Virtex-5 LXT、端点控制器、PCIe 1.0a 和 1.1
• Virtex-5 SXT、端点控制器、PCIe 1.1
• Virtex-5 FXT、端点控制器、PCIe 1.1
• 参考板
• Virtex-5 LXT FPGA/ML505、PCIe 1.0a 和 1.1
• Virtex-5 LXT FPGA/ML523、x1、PCIe 1.0a 和 1.1
• Virtex-5 LXT FPGA/ML525、x1、PCIe 1.1
• Virtex-5 LXT FPGA/ML555、x4x8、PCIe 1.0a 和 1.1
• Virtex-5 SXT FPGA/ML506、x1、PCIe 1.0a 和 1.1
• Virtex-5 FXT FPGA/ML507、x1、PCIe 1.1

图1

PCIe 设计实例

用于实现互联网连接的集成式三态以太网媒体访问控制器（EMAC）

提供2到8个嵌入式三态以太网媒体访问控制器（MAC）模块。10/100/1000 Mbps 三态 EMAC 功能是 IEEE 802.3 兼容的，并且通过了 UNH 协同工作能力测试和认证。它们提供：

• 可编程 PHY 接口
• 带有 SelectIO 接口的 MII/GMII
• 跟 RocketIO™ 收发器一起使用时的 SGMII （需要外部物理层）
• 用于监控 Tx 和 Rx 帧性能的实时统计数据接口端口
• Jumbo 帧支持
• 接收地址滤波器，可以接受/拒绝信息包
• 到微处理器的 DCR 总线连接
• 使用 RocketIO 收发器时，完整的、面向 1000 Base-X 的单芯片解决方案（无需外部 PHY）
• 是网络管理或远程 FPGA 监控的理想之选
• 用户可配置接口

图1

三态以太网 MAC

用于实现超高性能 DSP 的 550 Mhz DSP48E slice

为您的系统有效添加强大的、基于 FPGA 的 DSP 功能

• 25 x 18位二进制补码乘法器可产生全精度48位结果
• 增强型第二级，实现了用于收敛舍入的模式监测器、饱和运算的下溢/上溢检测和自动复位计数器/累加器，并且支持 SIMD 操作；还能够利用可选的寄存累加反馈实现灵活的 3 输入、48 位加法器/减法器
• 支持 40 多种动态控制操作模式，从而适应逐时钟周期 DSPE slice 功能：包括乘法器、乘累加器、乘法器-加法器/减法器、3输入加法器、桶形移位器、宽总线多路复用器、宽计数器和比较器。
• 高效加法链架构，能够有效实现高性能滤波器和复杂算术运算。
• 低功耗要求：每个 DSP48E Slice 在 38% 的翻转率下功耗仅为 1.38 mW/100 MHz，比上一代 Slice 降低了 40%。

图1

DSP48E slice

用于实现小型嵌入式系统的高性能 PowerPC 440 处理器模块

行业标准 PowerPC 440 处理器多达 2 个，并且均带有 32 位 RISC 核，每个都在它自己的嵌入式外设模块内。

• 1,100 DMIPS @ 550MHz 处理器；利用带有 2 个处理器的单个 FPGA 实现了 2,200 DMIPS 的性能
• 新的5 x 2、128位纵横交换机实现了延迟最小化和点到点连接功能
• 同步存储器总线和处理器本地总线（PLB）接入实现了吞吐量最大化
• 集成式 DMA 通道、PLB 接口和专用存储器接口实现了逻辑资源利用最小化
• 辅助处理器单元（APU）控制器，可以整合硬件加速器和创建定制协处理器
• 到 TEMAC、PCIe 模块和 FPGA 逻辑的、无阻塞流水线点到点访问入口
• 专用存储器接口端口，提供了高达 128 位/周期的数据传输速率，从而卸载了 PLB
• 高度流水线化发射和接收分散-聚集 DMA 通道，实现了数据传输速率最大化
• 用户可选端口优先化和工作频率，可以优化系统性能
• 可以卸载视频和 3D 数据处理之类的 CPU 密集型操作以及浮点数学
• 优化的硬件/软件划分实现了 FPGA 利用率最大化和硬件成本最小化
• 利用 IEEE 754 兼容 FPU 选项实现双/单精度算术运算

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PowerPC 440 处理器嵌入式模块

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PowerPC 440 处理器系统设计实例

系统监控器和模数转换器，可以简化系统管理和诊断

集成式热管理和片上电源电压测量解决方案实现了硬件开发和制造过程中的调试与测试。用户定义警报可以告知临界温度和电源条件。

系统监控器完全可以从架构或 JTAG 抽头获得，并且在 FPGA 配置之前和掉电过程中（仅通过 JTAG 抽头）一加电即可正常运行。

通用模数转换器（ADC）可以将片上模拟传感器输出数字化，并且可以监控17个外部模拟输入来获取环境数据。自动校准和自检特性可以在 -40°C 至 +125°C 的温度范围内实现准确而又可靠的测量。

• 用于监控电源电压和温度的单芯片解决方案
• 片上温度测量（±4°C）
• 片上电源测量（±1%）
• 简便易用，功能齐全
• 在器件配置之前、之中和之后都可以使用
• 基本操作无需设计。
• 自动监控所有片上传感器
• 片上传感器的用户可编程报警阈值
• 内置式、用户可用10位、200-kSPS（每秒1000个采样）ADC
• 自动校准偏移和增益误差
• DNL = ±0.9 LSB（最大值）
• 支持的外部模拟输入通道多达17条
• 0V~1V 的输入电压范围
• 监控外部传感器，如电压、温度
• 通用模拟输入
• 如果检测到片上温度达到 125°C（默认情况下，禁用），芯片会自动掉电

技术文档

• 系统监控器用户指南
• 系统监控器常见问题解答

在线座谈

• 利用 Virtex-5 系统监控器功能提高系统可靠性和性能

参考设计

• 利用 MicroBlaze 和 EDK 进行系统监控器 ML50X 演示

文章

• 如何简化基于 FPGA 的系统的电源设计开发和评估
• 利用 JTAG 链实现准确的系统和晶片内功耗与散热分析
• 利用 Virtex-5 系统监控器加强系统管理和诊断

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系统监控器

Sparse chevron 封装技术，可以控制系统噪声

先进的 Sparse Chevron 封装技术，为系统设计带来了极大的优势，缩短了设计周期，降低了系统成本：

• 通过在每个 I/O 引脚附近提供低阻抗回路，降低了电感串扰
• 通过集成低电感和基片旁路电容，减少了外部去耦电容的数目、降低了电路板层数、简化了电路板设计。
• 使用连续电源/地平面降低了电感。

图1

Sparse chevron 封装

增强型配置和比特流保护，可以削减系统成本，并提高可靠性

为了削减系统成本，提高可靠性和保护设计安全，您可以利用：

• SPI Flash 存储器
• 并行 Flash 存储器
• Xilinx platform flash 器件

增强型比特流管理利用下列特性简化了在系统重配置，并且提高了可靠性：

• 热/冷 FPGA 启动支持以及发生 FPGA 错误情况下的安全比特流。
• 后台 CRC 检测功能。

高级加密标准（AES）安全性和电池后备密钥

• AES 比特流加密/解密技术可以利用独立生成的加密钥和加密比特流来保护您的 IP。配置过程中对输入比特流进行解密。
• 电池后备（20 多年的寿命）密钥为您的设计数据提供了牢不可破的安全性。加密钥被从内部存储到专用 RAM 中，并且不能从器件外部读取。同非易失性密钥存储方法不同，任何取下 FPGA 或打开其封装的举动都会导致加密钥和编程数据的立即丢失。