器件功耗是半导体行业中的主要问题，随着加工工艺变得更小、更快，器件通常耗费更多的功率，使功耗和性能产生矛盾。 Xilinx®推出的新型Virtex-4™ FPGA系列，采用创新的架构特性和智能IC设计技巧，极大地降低了功耗，并且不降低性能。 这符合降低90nm工艺技术特性尺寸的需要。

本文中，我们将探讨Xilinx IC设计者是如何在高性能Virtex-4 FPGA中，实现非凡功效的。

功耗的组成部分
功耗主要由两部分组成：静态和动态。 静态功耗主要由晶体管的漏电流决定。 在数据表中列出该电流时，它作为ICCINTQ出现，它是从VCCINT源中取出、给FPGA核供电的电流。

动态功耗包括来自FPGA核的开关功耗和被切换的I/O的功耗。 动态功耗取决于节点电容、电源电压和转换频率，满足基本公式P=CV 2ƒ。

即使是与Virtex-II Pro™器件相比，Virtex-4器件的静态和动态功耗都大大降低了。

功耗大大降低
Virtex-4产品系列从几个关键方面降低了功耗。 与130 nm Virtex-II Pro FPGA和其它90 nm FPGA相比，每个CLB的功耗降低了一半、静态功耗降低了40%、动态功耗降低了50%。 而且，Virtex-4 FPGA中的某些硬逻辑芯片功能，将功耗降低了80-95%；与可配置逻辑块和可编程互连路由中实现的相同功能相比，这是一个很大的优势。

另外，还提供了完整的功耗规划工具，助您直接获得工作条件下您的Xilinx FPGA的功耗。

功耗降低后的优势
功耗降低的优势在于，减轻了产品设计中的散热顾虑，并容易进行电源设计（见图1）。图1)。

• 减轻了散热顾虑－器件或系统中的功耗降低时，您可以使用较小的散热器，或者在某些情况下根本不使用散热器。 从降低对气流和电扇尺寸要求的角度看，您也可以进行较简单的热系统设计。
• 更轻松地进行电源设计－您还可以使用较小的电源电路，并降低电源中的元件数目。 使用更少的PCB空间，让你降低电源系统的成本。 而且，由于您的器件消耗的功率不那么多了，通过降低FPGA晶片的温度，您可以得到更高的可靠性。

静态功耗降低的趋势
如前所述，静态功耗取决于晶体管的漏电流。 不巧的是，通道泄漏随晶体管尺寸的减小而增加。 对于低VT晶体管尤其如此，其中VT指栅极和漏极之间的电压阀值。

低VT晶体管是最快速的晶体管，它具有最短的启动时间和传播延迟。当需要最高速的性能时，IC设计者会在FPGA内部使用低VT晶体管。 当可以接受较低性能时，也使用普通VT晶体管，但这样只能够降低泄漏。

图2表明，从130nm工艺过渡到90nm工艺时，泄漏大大提高了。 Virtex-II Pro器件采用130nm工艺技术，而新型Virtex-4器件采用90nm工艺技术。

三栅极氧化层－静态功耗的救星
三栅极氧化层指的是我们在制造FPGA中的一些晶体管时，使用第三个氧化层厚度（例如，Virtex-II Pro FPGA之类器件使用两个氧化层厚度）。 过去，大多数晶体管有一个薄氧化物层。 这些晶体管包括低VT、普通VT、NMOS或PMOS晶体管。 厚氧化层晶体管主要用于I/O驱动器和其它一些功能。

半导体行业中，由于氧化物淀积厚度依赖于温度、浓度和曝光时间，因此它是一种非常稳定和可控的工艺。 图3a/3b表明在三栅极氧化层工艺中使用的中等氧化物厚度的Virtex-4晶体管。 您可能注意到了，氧化物厚度仍非常薄，但与Virtex-II Pro FPGA中使用的标准薄氧化物低VT和普通VT晶体管以及Virtex-4 FPGA中使用的各种晶体管相比，这个较厚的氧化物晶体管的泄漏低得多。

为什么不是所有的公司都采用三栅极氧化层呢？
如果三栅极氧化层是这么好的工艺，为什么其它公司（如Intel™和IBM™）不在它们的ASIC中使用它呢？

如果有好处，他们肯定会采用这个工艺。 问题是他们的所有晶体管都需要高速运行，因此必须使用低VT泄漏晶体管。 FPGA有多种晶体管类型，可以从功能、功耗或性能方面进行选择。

FPGA可以使用不同的晶体管实现不同的功能，并且Xilinx设计者可以实现它们之间的均衡。

优化性能和泄漏
我们的IC设计者可以用很多方法，为优化某些因素而调整功能组合。 Virtex-4 FPGA是第一个设计用于高速、低功耗的平台FPGA。

低VT晶体管仅用在需要最大速度的时候，而采用三栅极氧化层工艺制作而成的中等厚度的氧化物可以用在需要的性能较低时，泄漏很低。 您可以采用不同尺寸和类型的晶体管，实现性能和功能要求。 也可以将小型、中等尺寸的低VT快速晶体管与小型、中等尺寸的中等氧化物厚度的晶体管组合使用。 这并不适合所有的应用。

Xilinx IC设计者收到了这样一个指示：保持最高系统性能的同时，降低Virtex-4平台的功耗。 这些晶体管在LUT、I/O、互连和配置存储器单元的多种FPGA功能中使用。 即使是在给定的FPGA功能中，所有的晶体管也没必要是相同的，这由Xilinx IC设计者决定（见图4）。

这种均衡产生的结果令人惊讶：与使用130nm工艺制作而成的Virtex-II Pro器件相比，使用90nm工艺制作而成的Virtex-4器件的总静态电流降低了40%。 表1说明了Virtex-4晶片和Virtex-II Pro晶片中的晶体管参数的加权平均数的变化，让您达到降低Virtex-4 FPGA中晶体管泄漏的目的。

动态功耗的降低
尽管静态功耗的下降幅度很大，它并不是您唯一可以利用来降低功耗的途径。 与Virtex-II Pro FPGA相比，动态功耗也降低了50%。

FPGA中的动态功耗可由下面的等式确定：

PDynamic=FPGACore (CV 2ƒ )+FPGAI/O (CV 2ƒ )

• 降低了FPGA核的动态功耗
  • 内部工作电压是决定因素
  • 次要因素是频率(f )和节点电容(C)
• 稳定的FPGA I/O动态功耗
  • 对于给定的I/O标准，电压摆动(VI/O)、翻转率(f )和管脚电容(C)不变。

当从Virtex-II Pro FPGA的130nm工艺转到Virtex-4 FPGA的90nm工艺时，内部电源电压从1.5V变到1.2V。 与Virtex-II Pro FPGA相比，每个内部晶体管的动态功耗降低了36% (1-[1.2/1.5]2)。

另外，Virtex-4 FPGA中，FPGA内部复合电容降低了。 该内部电容包括晶体管的寄生电容和用于互连金属迹线的迹线-金属与迹线-迹线电容。 图5是与结构有关的电容。

低K会降低功耗吗？ 低K指的是FPGA内的迹线之间的介电绝缘材料。 较低的K介电绝缘层确实降低了每单位迹线长度的内部电容，但“低K”是个相对的说法。 Xilinx具有降低了的K绝缘材料，过去曾使用过低K，将来我们可能还会这么做。

如前所述，动态功耗与体电容和被切换的内部电压有关：P=CV 2ƒ。 同等条件下，利用内部电容实现互连对动态功耗有利，还可以降低电阻-电容延迟，但是，其他因素对互连电容也有影响，如与金属平面的距离、互连宽度和互连长度。

另外，其他寄生电容（如栅-漏和栅-源电容），也是等式的一部分。 通路上的总电容基于晶体管中寄生电容的复杂组合，互连通路的架构和实际通路长度，互连开关之间的跳越数。 Xilinx降低了Virtex-4 FPGA中这些组成部分的总电容。

总体效应主要是由于降低的栅电容引起的，与Virtex-II Pro FPGA相比，Virtex-4 FPGA的电容降低了20%。 表2说明，与Virtex-II Pro FPGA相比，Virtex-4 FPGA的动态功耗降低了50%。 在频率提高50%的情况下运行时，动态功耗降低了23%。

由于Virtex-4 FPGA器件的性能比Virtex-II Pro FPGA高得多，所以您需要在较高的时钟速率下运行它，从而满足更高的性能要求，这在先前的系统中是不可能实现的。

嵌入式块
改进功耗的另一个重要领域是嵌入式功能。 这一直是Xilinx FPGA的强项，在Virtex-4 FPGA中尤其如此；即使是与特性丰富的Virtex- II Pro相比，也是如此。

在Virtex-4 FPGA中，您可以通过使用作为硬逻辑功能而组建的嵌入式功能来进一步利用静态和动态功耗降低的优势。

当嵌入式功能作为硬逻辑功能而不是作为可配置逻辑块和可编程互连来实现时，消耗的静态和动态功耗小得多。 这是因为硬、固定逻辑使用的晶体管数比可编程逻辑使用的晶体管少得多。 另外，在嵌入式功能中，不需要使用晶体管进行连接，因为没有可编程互连。

Xilinx仔细研究了那些工程师感到使用起来很困难的功能，我们也发现在FPGA可编程逻辑中实现这些功能很烦琐。 与可编程芯片中的可配置逻辑块和路由方法相比，新型嵌入式功能将功耗降低了80-95%。

全面的功率规划工具
进行功耗规划时，另一个有用的东西就是Xilinx数据表，它给出了功耗的典型值和最大值。 最大值用在最差工艺、温度和电压情况下，但大多数设计者喜欢根据他们的应用和系统中使用的元件数目，选择使用典型值进行设计。

在计划Xilinx FPGA中的功耗时，您可以利用的另一个非常有用的东西是功率计划工具。 可以使用Xilinx web power tools，在设计初期估计功率。 而且，作为Xilinx 设计流程的一部分，Xpower寻找映射或路由设计中的较详细的情况。 通过在Xilinx网站上输入“Xilinx Power Tools”进行搜索，可以找到这些工具和功率应用指南。”

结论
与Virtex-II Pro FPGA以及我们的竞争产品相比，Xilinx的Virtex-4 90nm系列FPGA在静态和动态功耗方面，都取得了很大的进步。 通过使用多途径、目的明确的方法，降低了漏电流和动态功耗、加强了嵌入式功能，同时保持了设计性能。 上述进步和全面的功耗规划工具组合使用，使得Virtex-4器件成为高性能FPGA系统的出色选择。

了解Virtex-4和其他Xilinx FPGA中功耗方面的更多信息，请访问www.xilinx.com/products/ design_resources/design_tool/grouping/power_ tools.htm。

Virtex-4嵌入式功能和动态功耗的降低 PowerPC –与Virtex-II Pro PowerPC相比，其功率降低了50%。 与使用FPGA fabric-built的设计相比，功耗降幅是10:1。 DSP – XtremeDSP™块极大地减少了逻辑单元数目，而先前需要很多滤波器功能 与Virtex-II Pro独立乘法/累加功能相比，功耗降幅是20:1。 SSIO – 新型ChipSync™块减少了SSIO（源同步I/O）设计的逻辑单元数目。 在多种存储器和网络接口设计中，大大减少了逻辑单元数目，从而在选择的设计中实现了总功耗降幅达9:1（见表3）。 嵌入式以太网MAC(s)－无需使用逻辑和互连来实现MAC功能，为Xilinx实现方法节约了3000多个逻辑单元。 FIFO – SmartRAM™存储器包括内置式FIFO控制器，每FIFO可以节约几百个逻辑单元，同时也大大简化了设计

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