高级 FPGA 实现
课程介绍
高级 FPGA 设计解决了 ISE™ 9.1i 工具套装和 Xilinx 硬件最复杂的内容。在此次为期 2 天的课程中所包含的 7 个实验为您提供动手实践的经验，内容涉及 Synplicity 的 Synplify 和 Xilinx XST 工具。此课程要求学习过 FPGA 设计基础和面向性能的设计两门课程。强烈建议具备 Verilog 或 VHDL 方面的中级知识，至少有 6 个月的使用 Xilinx 工具和 FPGA 进行设计的经验。本课程的讲稿材料涉及 ISE 9.1i 软件工具和 Virtex™-4 FPGA。
适应水平
高级
培训时间
2 天
课程对象
希望接受高级培训，利用 Xilinx 工具提高 FPGA 性能和利用率，同时提高生产率的工程师
必备条件
- FPGA 设计基础
- 性能设计
- 强烈建议具备 VHDL 或 Verilog 方面的中级知识
- 至少具备 6 个月的 Xilinx 工具和 FPGA 的设计经验
软件工具
- Xilinx ISE 9.1i SP2
- Synplicity Synplify Pro 8.8
- Precision 2006.a
获得的技能
完成这次培训后，您将拥有能完成下列操作所需的技能：
- 创建并编辑 UCF 文件内的时序约束
- 利用基于 Tcl 的脚本实现设计
- 分析 I/O 接口时序，并实现时序约束和设计修订，来满足系统和源同步 I/O 接口时序的要求
- 利用分区和 SmartGuide™ 技术来保留时序结果
- 演示布局规划技巧，来加强时序
- 在 FPGA Editor 中优化布局和布线后设计，来实现更有效的在电路测试
预览
请观看录制的时序收敛流程在线学习模块，预览 FPGA 设计课程中讲授的这一概念。
课程概要
- 简介
- 实验1：实现时序收敛
- 第 1 部分：高级实现控制
- Tcl 脚本
- 实验 2：Tcl 脚本
- UCF 编辑
- 实验 3：UCF
- 高级 I/O 时序
- 实验 4：高级 I/O 时序
- 第 2 部分：设计保存
- SmartCompile 设计保存技巧
- 实验 5：SmartCompile
- 规划有效的布局
- 实验 6：布局规划
- 第 3 部分：减少调试时间
- FPGA Editor：查看并编辑已布线的设计
- 实验 7：FPGA Editor
实验介绍
注：实验将以 Xilinx ISE 9.1i 软件为基础。
- 实验 1：实现时序收敛 - 创建全局时序约束、阅读时序报告、应用特定通路约束
（多周期和假通路）、并应用高级设计选项。
- 实验 2：Tcl 脚本 - 在 Tcl 脚本中写入程序命令来实现设计。然后调整程序转换，从设计中获得最佳性能。
- 实验 3：UCF - 将约束直接写入 UCF 文件，来指导设计的性能结果。
- 实验 4：高级 I/O 时序 - 包含 I/O 接口的时序约束。分析时序失效，并确定修改来解决时序问题。修改设计来解决时序失效问题。
- 实验 5：SmartCompile – 利用 SmartGuide 和分区来保留一个迭代到下一个迭代的时序结果。
- 实验 6：布局规划 - 利用已布局约束实现设计，从而加强未布局设计的时序结果。
- 实验 7：FPGA Editor - 利用 FPGA Editor 来查看和编辑设计。分析 CLB 内容；添加探针；对元件进行删除、布局、修改；分析长网络。
注册
学费与注册信息,请联系您当地的中国授权培训机构(ATP)。
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