CPLD设计基础
课程介绍
整个课程为您提供了使用 ISE™ 系列软件工具套件，利用 Xilinx CPLD 进行设计的入门知识。您将了解到 ISE 软件流程的基本知识以及如何解释 CPLD 报告以实现性能设计优化。该课程涵盖了 ISE 特性，如约束编辑器和 PACE。其它主题还包括设计计划，实现选项，全局时序约束等。最后，您还将利用 Xilinx 配置软件来配置 CPLD 演示板。
适应水平
基础
培训时间
1 天
课程对象
具备基本 HDL（VHDL 或 Verilog）的数字设计师，以及对 Xilinx CPLD、ISE 软件了解不多或两者都不了解的用户
必备条件
- HDL 基本知识（VHDL 或 Verilog）
- 数字设计经验
软件工具
获得的技能
完成这次培训后，您将获得：
- 描述 Xilinx 可以提供哪些产品，以及 CoolRunner™-II CPLD 在哪些领域适用
- 识别 CoolRunner-II CPLD 的基本架构资源
- 描述 CPLD 工具流程：设计输入、综合、实现和编程
- 详细说明了全局时序约束和引脚分配
- 通过 ISE 软件来使用并实现基本的和高级的 CPLD 软件选项
课程概要
- 课程日程
- Xilinx 产品介绍
- CoolRunner-II CPLD 架构
- CPLD 软件流程
- 实验 1：Xilinx CPLD 工具流程
- CPLD 报告阅读
- 全局约束
- 实验 2：CPLD 约束
- CPLD 软件选项
- 实验 3：CPLD 实现选项
实验介绍
- 实验 1：Xilinx CPLD 工具流程 - 在 ISE 软件的项目浏览器（Project Navigator）中创建一个新项目。
通过使用默认的软件选项来实现设计，并利用 iMPACT - Xilinx 在系统编程（ISP）软件 - 来配置 CoolRunner-II CPLD 演示板。
- 实验 2：CPLD 约束 - 采用约束来说明 CPLD 演示板项目中的时钟频率、引脚位置、以及 I/O 标准。
安装设计，并分析时序和适配器报告来确定性能和 I/O 布局。
- 实验 3：CPLD 实现选项 - 采用默认软件选项来实现设计，并根据设计需求来评估设计性能。将 PERIOD 全局时序约束应用于设计。改换软件选项并增加 I/O 约束来满足设计的时序目标。
注册
学费与注册信息,请联系您当地的中国授权培训机构(ATP)。
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