CPLD 性能设计

课程信息
• 简介
• 必须具备的条件
• 技能评估
• 课程概述/实验
• 课程路径
• 注册

课程介绍

CPLD 性能设计是中级课程，全面介绍了 CPLD 软件流程。通过应用本课程中的技巧，您能够加强设计的性能，并能尽可能地充分利用 Xilinx CPLD 构架。

本课程使用 ISE™ 9.1 软件，包括约束编辑器和时序分析器。其它专题包括了解 CPLD 逻辑引擎、评估功耗和完成困难设计。

适应水平

中级

培训时间

1 天

课程对象

具备 HDL（VHDL 或 Verilog）基础知识的数字设计者，以及有 Xilinx CPLD 设计经验的用户。或者，最近参加过CPLD 设计基础课程的人。

必备条件

• HDL 基本知识（VHDL 或 Verilog）
• 数字设计知识和 Xilinx CPLD 经验
• CPLD 设计基础课程或 CPLD 结构的同等知识；Xilinx 实现软件流程和选项；全局约束、约束编辑器或 PACE；阅读适配和时序报告
• 软件工具流程和全局时序约束经验

软件工具

• Xilinx ISE™ 9.1i

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

• 应用技巧以让器件装入更多逻辑
• 描述 CoolRunner™-II CPLD 时序模型以及用来分析设计性能的方法
• 描述 CoolRunner-II CPLD 结构的高级特性
• 评估 CPLD 设计的功耗

课程概要

• 课程日程
• 回顾 CPLD 设计基础
• 面向 CPLD 的 XST
• 高级适配
• 处理不适配的状况
• 实验 1：适配
• CPLD 时序
• 实验 2：CPLD 时序
• CPLD 逻辑引擎
• 编码技术
• CPLD 最佳设计实践
• 功耗评估

实验介绍

• 实验 1 - 适配：应用以前的学习环节中学到的知识和技巧，让设计适合更小的器件。
• 实验 2 - CPLD 时序：分析设计的时序，创建可被仿真的测试平台，用以验证设计行为。

注册

学费与注册信息,请联系您当地的中国授权培训机构(ATP)。