FPGA设计基础
课程介绍
利用 ISE™ 软件工具实现设计，并深刻了解 Xilinx FPGA 的架构。从专业人士那里获得最佳设计实践经验，并了解 Xilinx 设计流程的精妙之处。
本课程涉及 ISE 9.1i 的特性，如架构向导和 Floorplan 编辑器。其他主题包括设计规划、实现选项和全局时序约束。更多侧重改善整体设计性能的内容，请继续学习面向性能的设计，该课程基于本课程所涉及的基本原理。
注意：参加 FPGA 设计基础课程的必备条件之一是完成下面列出的 FPGA 基本架构模块。请访问 www.xilinx.com/cn/education，并点击录制的在线学习链接查看这些录制的学习模块。
适应水平
基础
培训时间
1 天
课程对象
具备 HDL（VHDL 或 Verilog）应用知识的数字设计者和对 Xilinx FPGA 了解不多的人员
必备条件
软件工具
获得的技能
完成这次全面的培训后，您将拥有能完成下列操作所需的技能：
- 利用 Xilinx 项目浏览器实现 FPGA 设计
- 利用 PACE 工具分配管脚位置
- 利用架构向导创建 DCM 示例
- 阅读报告确定是否满足设计目标
- 利用约束编辑器输入基本的全局时序约束
- 查找并修改实现选项
课程概要
- 课程日程
- Xilinx 工具流程
- 实验 1：Xilinx 工具流程实验
- 阅读报告
- 实验 2：架构向导和 Floorplan 编辑器实验
- 实验 3：预先分配 I/O 引脚实验
- 全局时序约束
- 实验 4：全局时序约束实验
- 实现选项
- 实验 5：实现选项实验
- 同步设计技巧
- 课程总结
实验说明
- 实验 1：Xilinx 工具流程 –在 ISE 项目浏览器中创建新项目，并在设计过程中利用架构向导和 Floorplan 编辑器。使用默认的软件选项来实现设计。将对设计进行仿真。
- 实验 2：架构向导和 Floorplan 编辑器 –利用架构向导定制一个 DCM，并将 DCM 整合到设计中。
使用 Floorplan 编辑器分配引脚位置并实现设计。
- 实验 3：预先分配 I/O 引脚 –本实验介绍了利用 Floorplan 编辑器适当分配 I/O 引脚的基本知识。使用 SSO 分析器来避免发生触地反弹，采用设计规则检查器来跟进 I/O 分组规则。
- 实验 4：全局时序约束 – 利用 Xilinx 约束编辑器输入全局时序约束。检查映射后静态时序报告，来验证该时序约束是否切合实际。利用布局布线后静态时序报告来决定每个时序约束的最长约束路径的延迟。
- 实验 5：实现选项 –调整处理特性和 I/O 配置选项，提高设计性能。
说明: 星号（*）链接为录制的讲座，英文页面，需要 OnSaba 登录帐号。
注册
学费与注册信息,请联系您当地的中国授权培训机构(ATP)。
|
