高速存储器和处理器I/O的信号完整性

课程信息
• 描述
• 必须具备的条件
• 技能评估
• 课程概述/实验阶段
• 课程路径
• 注册

课程介绍

了解信号完整性技术如何应用于 Xilinx FPGA 和半导体存储器间的高速接口。 本课程将教授高速总线和时钟设计，包括传输线终端、加载、及抖动。 您将采用 CAD 工具包实现 IBIS 模型和完全的仿真。 其他内容还有管理 PCB 和片上终端。 课程包括讲演内容，还包括实际动手实验。

适应水平

中级

培训时间

2 天

课程对象

寻求 Xilinx 解决方案的数字设计师、板布局设计师或科学家、工程师和技术专家。 还有 Xilinx 产品的最终用户，他们希望了解如何在不产生信号完整性问题的前提下，实现高速接口。信号完整性问题与定时、交调、过冲或下冲的影响有关。

必备条件

• 最好具有 Xilinx FPGA 设计经验（相当于 FPGA 设计原理课程）

软件工具

• Mentor Graphics HyperLynx
• Cadence SPECCTRAQuest

获得的技能

完成这次培训后，您将能够：

• 识别何时信号完整性是重要和适当的
• 解释 IBIS 模型和纠正常见错误
• 使用合适的传输线终端
• 了解加载对信号传播的影响
• 减小抖动的影响
• 管理存储数据总线
• 了解选择 PCB 层叠的影响
• 片上终端和分立终端的区别

课程概要

第 1 天

• 公司简介
• 传输线
• 实验 1：Mentor 或 Cadence
• IBIS 模型
• 实验 2：Mentor 或 Cadence
• 实验 3：Mentor 或 Cadence
• 高速时钟设计
• 实验 4：Mentor 或 Cadence
• SRAM 要求
• 实验 5：Mentor 或 Cadence

第 2 天

• PCB 物理结构
• 片上终端
• SDRAM 设计
• 实验 6：Mentor
• 管理整个设计

实验介绍

注：实验着重展示了 Mentor Graphics 或 Cadence 流程。 关于个人培训，请向您的承办人或销售联系人说明您所需的流程。 关于公共课程，教师将根据课程反馈决定流程。

Mentor 实验

• 实验 1：打开合适的 Mentor 仿真器
• 实验 2：信号完整性动手实验，观察反射和传播效应
• 实验 3：使用 IBIS 仿真器研究基本的传输线效应
• 实验 4：使用存储的仿真信息进行功率计算 也包括附加的时钟仿真
• 实验 5：观察传输线的耦合效应
• 实验 6：演示如何使用 EBD 模型处理 SDRAM 模块

Cadence 实验

• 实验 1：打开合适的 Cadence 仿真器
• 实验 2：分析一个简单的时钟网络
• 实验 3：多点时钟网络引起的信号完整性效应
• 实验 4：串扰分析
• 实验 5：地址和数据分析

注册

学费与注册信息,请联系您当地的中国授权培训机构(ATP)。