Verilog入门

课程信息
• 描述
• 必须具备的条件
• 技能评估
• 课程概述/实验阶段
• 课程路径
• 注册

课程介绍

这个综合课程将全面介绍 Verilog 语言。重点是写寄存器转换级 (RTL) 和行为源代码。这个课程将专门介绍 Xilinx 器件和 FPGA 器件。获得的信息可应用在任何数字设计中，采用由顶向下的综合设计方法。课程结合了深入的演讲和实验练习以巩固关键概念。您还将学会先进的编码技术，可提升您对 Verilog 的整体熟练程度，使您的 FPGA 最优化。本课程涉及 Verilog 1995 和 2001。

在这个为期三天的课程中，您将获得极为宝贵的亲自动手体验的机会。完成课程之后，参加的学生即使只有很少的 Verilog 知识，也能写出高效硬件设计并进行高级 HDL 仿真。

适应水平

基础到中等水平

培训时间

3 天

课程对象

希望有效利用 Verilog 进行数字设计的建模、设计和综合的工程师

必备条件

• 基本的数字设计知识

软件工具

• ISE™ 9.1i
• Xilinx ISIM 仿真器
• Synplicity Synplify Pro

获得的技能

完成这次培训后，您将能够：

• 写用于综合的 RTL Verilog 代码
• 写用于仿真的 Verilog 测试平台
• 使用 Verilog 创建有限状态机 (FSM)
• 使用 Verilog 优化 Xilinx FPGA
• 使用增强型 Verilog 文件 I/O 功能
• 使用 Xilinx Simprim 库运行时序仿真
• 使用 ISE 软件设计环境创建并运用设计

课程概要

第 1 天

• 硬件建模简介
• Verilog 语言概念
• 存储器、模块和端口
• 实验 1：创建层次
• 测试基准简介
• 实验 2：Verilog 仿真和 RTL 验证
• 运算符和表达式

第 2 天

• 数据流层次建模
• 实验 3：存储器
• Verilog 程序语句
• 可控操作语句
• 实验 4：n-bit 二进制计数器和 RTL 验证
• 高级语言概念
• 实验 5：比较器

第 3 天

• 任务和活动
• 实验 6：算法逻辑单元
• 有限状态机
• 实验 7：有限状态机器
• 针对 Xilinx FPGA
• 实验 8：计算器
• 高级 Verilog 测试平台
• 实验 9：使用 Verilog 文件 I/O

实验介绍

本课程配合的实验提供了创建可综合 RTL 代码的实践基础。设计流程的方方面面都涵盖其中。实验阶段由学生来写、综合、行为仿真以及实现。实验着重于写出能最优地推断出高性能可靠电路的代码。实验以学生在仿真中验证的功能计算器作为结束。

注册

学费与注册信息,请联系您当地的中国授权培训机构(ATP)。