应用指南

本应用指南描述了在 Virtex™-4 器件中实现 267-MHz DDR2 控制器，并与 Micron DDR2 SDRAM 器件接口。早期中文版

The Xilinx Spartan™-3A DSP FPGA features the ability to configure from standard serial flash over a built-in Serial Peripheral Interface (SPI). As general-purpose flash, the SPI serial flash can also be used for any other non-volatile storage that you might require. One such non-volatile purpose is the storage of MicroBlaze™ processor application code for bootloading.

This application note discusses how to design and implement a Bus Master Direct Memory Access (DMA) design for the Endpoint Block Plus Wrapper Core for PCI Express® using the Virtex®-5 FPGA Integrated Block for PCI Express.

Virtex™-E 器件在临近的用户 I/O 管脚之间提供了专用的片上差分接收器，这是在 -7 速度级别下，速度可高达 622 Mb/s 时接收 LVDS 信号的理想之选。 本应用指南介绍了如何在适于进行点对点数据传输（数据速率为 622 Mb/s）的 Virtex-E FPGA 内，设计高速、低压差分信号 (LVDS) 发射器和接收器进行。

本应用指南就在增量设计流程中使用分区技术进行了讨论。 建议将逻辑密度高的模块实例、时序关键通路或时序关键模块实例划归为分区。

本应用指南介绍了如何在高性能多点应用中使用 Virtex™-E 总线低压差分信号 (BLVDS) 技术。BLVDS 将标准 LVDS 的优势扩展到支持双向背板的多点配置中。Spice 仿真结果表明本应用指南中介绍的多点配置的工作频率最高可达 200 MHz。

Content Addressable Memory (CAM) offers increased data search speed. In various applications based on CAM, there are differing requirements for data organizations and read/write performance. The innovative design described in this application note is suited for small embedded CAMs with high-speed match and write requirements. The reference design is built using the true dual-port block SelectRAM™+ feature for the Virtex®-II series, including the Virtex-II Pro devices.

In data transmission systems, the transmission channel itself is a source of data error; consequently, there is a need to determine the validity of transmitted and received data. Parity generation and validation is a scheme to provide single bit error detection capabilities. This application note describes how to generate and validate parity in a design using the Virtex®-II architectural features including block RAM.

本应用指南介绍了 CoolRunner™ CPLD 的上电复位特性，这可能是对您是有用的，得看这些器件在哪里以及如何使用。

通常，施加到板上的电源电压比 CoolRunner™-II CPLD 所需的 1.8V VCCINT 的额定电压要高（或低）。 这些情况下，电源 IC 一般用于执行电源电压所需的 DC/DC 转换。 给这些器件，即稳压器，输入一个未经稳压的电压，然后，器件会输出一个独立于输入电压变化或输出电流波动的稳定电压。 稳压器有很多种不同的类型。 本应用指南对稳压器的每种类型都进行了说明，并给出了一些典型电路来重点说明现有的商用稳压器。

Verification is an integral part of any FPGA design project. Many older verification models are no longer appropriate to the new multimillion-gate FPGAs, and more modern methods must be brought to bear if verification is to positively affect product time to market. The methodologies used for designing and implementing a good verification plan are discussed in detail, in the context of a real-world verification case study.

This application note provides design advice for implementing arithmetic logic functions in two High-Level Design Languages (HDLs), VHDL and Verilog.

本应用指南针对 Xilinx Virtex-II™ 和 Virtex-II Pro™ FPGA 介绍了 10 Gb 以太网物理编码内层 (PCS) 参考设计。 PCS 是连接在 Xilinx RocketPHY™ 10 Gb/s 收发器和 Xilinx LogicCORE™ 10 Gb 以太网媒体访问控制器 (MAC) 核、LogicCORE XAUI 核或 10 Gb 媒体独立接口 (XGMII) 之间。（了解 XGMII 参考设计，请查看 XAPP606。）

内容可寻址存储器 (CAM) 或联想存储器是一种存储器件，可按照内容来寻址。 CAM 存储器的每一位都包含比较逻辑。 数据值输入 CAM 的同时与所有已存储数据进行比较。 匹配结果是相应的地址。 CAM 作为数据并行处理器来运行。 CAM 可用于设计异步传输模式 (ATM) 交换。 本应用指南特别介绍了在 ATM 应用中实现 CAM。 应用指南 XAPP201“Virtex 器件中的多个 CAM 设计概述”中展示了在其他设计中实现 CAM 的多种方法，可作参考。

本应用指南介绍了一个可配置物理编码内层（CPCS）参考设计，扩展了Xilinx Virtex™-II Pro FPGA 系列中RocketIO™数千兆位收发器（MGT）模块的功能。

Virtex™-II 系列平台 FPGA 中有嵌入 FPGA 架构的乘法器。 这些乘法器支持几个不同的乘法运算模式并能像桶式移位器一样运行。

本应用指南介绍了在很多视频设计中，实现从 RGB 色彩空间到 YCbCr 色彩空间转换所需的电路。

内容可寻址存储器 (CAM) 允许在存储器中快速搜索具体数据。 每个应用对 CAM 都有不同的要求。 基于配置为移位寄存器的 LUT，在 Virtex™ slice 中实现的 CAM 设计为达到 CAM 的深度和宽度提供了灵活的方法。 本应用指南介绍了单时钟周期内查找匹配的快速 CAM 设计。 应用指南 XAPP201“Virtex 器件中的多个 CAM 设计概述”讨论了现有可实现 CAM 的不同解决方案，也介绍了在本应用指南中具体描述的解决方案。

本应用指南讨论了针对 Xilinx 复杂可编程逻辑器件 (CPLD)、现场可编程门阵列 (FPGA) 和 PROM 系列的配置和编程选项，并说明了一些用于每个系列的最普遍的配置方法。本技术文档包括针对 Virtex Spartan、XPLA3、XC9500、XC17S00 和 XC18V00 系列的配置快速入门指南。

本应用指南为用户提供适用于 Xilinx 器件的 SVF 和 XSVF 文件格式的总体理解。这是基于对 IEEE STD 1149.1 (JTAG) 有一定了解的假设之上。了解在嵌入式编程应用中利用串行矢量格式 (SVF) 和 Xilinx 串行矢量格式 (XSVF) 文件的信息，请参照 Xilinx 应用指南 XAPP058。

本应用指南描述了二维列序滤波器的实现。该参考设计包括了有效排序算法的 RTL VHDL 实现。

Describes the multipliers in the original Spartan®-3 FPGA architecture. For the Spartan-3E/-3A FPGA families, see the Multipliers chapter in User Guide UG331, Spartan-3 Generation FPGA User Guide.

本应用指南描述了通过以太网端口进行远程 FPGA 重新配置的方法。

该应用指南描述了Spartan™-3E系列内的串行外设接口（SPI）配置模式。

必须控制触地反弹以确保高性能 FPGA 器件的正常运行。 要特别注意在 PCB 布局过程中将板级感应系数最小化。 该技术文档描述了有助于确保设计满足接收来自于 FPGA 的信号的器件对输入负脉冲信号和逻辑低电压要求的几种计算。

本应用指南描述了如何将 Texas Instruments (TI) ADS6000 系列、带有串行化 LVDS 输出的高速模数转换器 (ADC) 器件与配置成 LVDS 输入的 Virtex™-4 或 Virtex-5 I/O 接口。

利用基础 LUT 的可重编程性作为移位寄存器或 SelectRAM™ 存储器，以及快速进位逻辑链，灵活的 CAM（内容可寻址存储器）在 Virtex™ 器件中得以实现。 虽然 CAM 在 Spartan™ 和 XC4000X™ 器件中也可行，但本应用指南重点讲述在 Virtex 器件的实现。

The convolutional interleaver technique is used in telecommunication applications such as SDH and PDH radio systems, GSM and UMTS mobile communication systems, and point-to-multipoint radio systems to protect transmission channels from noise. On the transmit side, the convolutional interleaver parallelizes serial input data into N-bit words and shifts the data word through N delay lines. The delayed data is then shifted out through a PISO shift register for transmission. At the receiver, the incoming data stream is reconstructed with dual-delay lines and shift registers.

Due to rapidly expanding networking industry demands, there is a corresponding need for faster and faster search capabilities within Content Addressable Memory (CAM) devices. Every year new CAM devices emerge on the market. These devices have excellent capabilities and options, but they require an accompanying interface. Virtex® devices have all the necessary features to interface with high-speed Cams. This document describes a Virtex CAM controller for the Search Engine (a type of CAM device) from Lara Networks.

本技术文档介绍了采用 CoolRunner™-II 64 宏单元 CPLD 的演示板。

本技术文档包含有在 EN014（Virtex-4 FX CES2 和 CES3 器件勘误表）及 EN042（Virtex-4 CES4 器件勘误表）中介绍的关于 Virtex™-4 RocketIO™ 千兆位级收发器 (MGT) 静态工作行为的详细信息。

描述了用于 RAID6 奇偶生成/数据恢复控制器的硬件加速器，以及 ECC 和 MIG DDR2 控制器。

本应用指南说明如何使用 CoolRunner™-II 与多个 SD 卡接口。

本应用指南说明了如何将 Xilinx Virtex-II™ 或 Virtex-II Pro™ 器件连接到 Philips TZA3015HW 30 Mbit/s-3.2 Gbit/s 的 A 级 4-bit 的光纤收发器。 本应用指南中的参考设计使用了 TZA3015HW。

本应用指南解释了如何使用 Xilinx Viterbi 解码器 LogiCORE™ 模块（version 5.0 或更新版本）实现 trellis termination 和 tail biting。

本应用指南描述了在 Virtex™-4 器件中实现 267 MHz 及更高频的 DDR2 控制器，并与 Micron DDR2 SDRAM 器件接口。

本应用指南为使用参数化 VHDL 参考设计实现二维滤波提供了 Xilinx FPGA 解决方案。

这些指南针对所有 XC3000™、XC4000™、XC5200™ 和 Spartan™ FPGA 器件及其衍生产品介绍了配置步骤。一般用户无须了解或记住所有细节，但出现问题时应参考调试提示。

本应用指南描述了在 5V/3.3V 混合式系统、仅 3.3V 系统以及 3.3/2.5V 混合式系统内正确配置 XC9500XL CPLD 的方法。

本应用指南介绍了通过多通道串-并转换器将多个同步串行数据流转换为并行数据。

本应用指南描述了如何将 Spartan™-II 和 Virtex™ 系列内现有的双端口块存储器用作四端口存储器。这实际上涉及了如何折中数据存取时间（减半）和功能（加倍）。块存储器的总带宽每秒保持同样的比特数。

MicroBlaze™ 可利用其专用的 FSL 总线接口，将定制的 IP 核集成到基于 MicroBlaze 软处理器的系统中。本技术文档介绍了将定制的 IP 核加入基于 SCP 的设计中的几种合理的方法。

8 位以上的移位寄存器可以有效地在 XC4000™ 或 Spartan™ 系列 SelectRAM 存储器中实现。 针对 RAM 采用线性反馈移位寄存器 (LFSR) 计数器使设计变得更加简单。 本应用指南描述了 4 位和 5 位通用 LFSR 计数器、基于高效 RAM 的 32 位和 100 位移位寄存器及重复速率达数千甚至万亿年的伪随机序列发生器，可以用于测试和加密的目的。 还列出了高达 168 位的最长 LFSR 计数器的合适抽头。

本应用指南说明了 XC9500 边界扫描接口，并演示了用于编程和测试 XC9500 CPLD 的软件。 附录总结了 JTAG 编程器的操作，并检测了用于在系统编程的 XC9500 CPLD 所支持的其它操作。

CAM (Content Addressable Memory) offers increased data search speed. In various applications based on CAM, there are differing requirements for data organization and read/write performance. The innovative design described in this application note is suited for small embedded CAMs with high-speed match and write requirements. The reference design is built using the true Dual-Port block SelectRAM™+ feature of Virtex® FPGAs. Application Note XAPP201, "An Overview of Multiple CAM Designs in Virtex Devices," discusses the diverse solutions available when implementing CAM while introducing the specific solution described in this application note.

本应用指南介绍了使用 Virtex-II Pro™ 的内部配置访问端口 (ICAP) 对 RocketIO™ 收发器属性进行在电路部分重配置。该解决方案使用带有 IBM PowerPC™ 405 (PPC405) 处理器的 Virtex-II Pro 器件，对 RocketIO 千兆位级收发器 (MGT) 的预加重和不同的摆幅控制属性进行部分重配置。修改这些属性可优化系统在现场安装前/后的 MGT 信号传输。该解决方案也是特性化、校准和系统测试的理想之选。

本应用指南提供了一个关于如何使用 Virtex™-5 LXT FPGA 中用于 PCI Express® 设计的集成端点模块实现点到点（FPGA 到 FPGA）高速串行包传输功能的参考设计。

本应用指南包含的参考设计带有 HDL IP 和 Xilinx 高级配置环境 (ACE) 软件实用程序，可以在创建在系统编程 (ISP) 解决方案时为设计者带来极大的灵活性。

通过部分重配置，将三倍模块冗余 (TMR) 技术与 Single-Event Upset (SEU) 校正结合在一起，成为一个功能强大、有效的 SEU 缓解策略。 该方法仅支持 Xilinx FPGA 的 Virtex™ 系列。 （Xilinx 应用指南 XAPP216 介绍了如何使用读回和部分配置技术来对 SEU 进行探测和校正。） 本应用指南概括了在 Virtex 结构中，创建和实现 TMR 逻辑的推荐设计方法。

ISP 电路对快速原型开发而言很有用。 但是，即使是功能最强大的电路也需要稍作考虑，方可提供在系统编程的最佳结果。 本应用指南针对从您的 ISP 设计获得最佳性能所需要考虑的事项给出了简短列表。

本应用指南讨论了边界扫描链中的多个 XC9500 器件的在系统编程设计的基本考虑因素，并说明如何设计包含多个 XC9500 器件及其它符合 IEEE 1149.1 标准的器件的系统。

本技术文档简单介绍了利用 XPLA3 CPLD 执行 ISP 操作的方法。

这是 Xilinx 双处理器参考设计套件。该套件带有 XAPP996 和 WP262。

本技术文档和相关参考设计提供了将软件分配给 FLASH 存储器和在 FLASH 存储器中进行软件调试的指导方案，特别适用于 MicroBlaze™ 嵌入式处理器设计。

本应用指南阐述了如何使用 BDI-2000 接口。

这是针对 ML403 的 OPB IIC 参考设计。

本应用指南描述了使用 Flash PROM 进行 FPGA 配置的三种模式。

此应用指南描述了如何构建一个用于决定 DDR 存储器反馈时钟的最佳相移的 Spartan™-3E 嵌入式系统.

本应用指南介绍了如何利用 Linux 2.6 和 EDK 着手设计。

本应用指南描述了结合利用三重模块冗余 (TMR) 和用于在高辐射环境中清洗 Xilinx 专用 block RAM 的配置，来减轻 SEU 的技巧。 其中还包含演示这些减轻技巧的设计示例。

本《10 Gb 以太网硬件演示平台》应用指南描述了 Xilinx FPGA 硬件内 LogiCORE™10 Gb 以太网和 XAUI 核的功能。 其中包含开发板要求、设置说明、MAC 特殊核设计元件，还有对用于控制演示平台的图形用户界面的描述。

本应用指南提供了 ML410 嵌入式开发平台上 PLB PCI 的参考系统。

本应用指南演示了使用片上外设总线 (OPB) 外设控制器 (EPC) 支持基于参考系统的 PowerPC™ 405 处理器内的 SMSC LAN 91C111 控制器芯片。

这是使用 PPC405, Spartan™-II, 或 Spartan™-3 FPGAs 的 OPB PCI 参考设计。

该应用指南提供了一份辅导资料，内容包含一个模拟的交流感应电机驱动器的设计；其目的是为项目浏览器（Project Navigator）的新用户提供基本的入门教程。

本应用指南和参考设计使用最少的外部元件和 Virtex™-4 剩余资源提供了数字锁相环 (DPLL) 解决方案。 DPLL 的性能比大多数集成的混合信号解决方案更出色。 DPLL 设计可用于很多不同应用，包括降低抖动 PLL、时钟乘法器 PLL、时钟恢复 PLL 和时钟生成器。

该应用指南描述了一个参考系统，该系统对如何利用 Xilinx 1G 以太网媒体访问控制器处理器核来构建一个嵌入式 PowerPC™ 系统进行了说明。

本应用指南描述了在嵌入式硬件系统内正确设置外部和内部中断的方法。 也包括利用中断控制器来管理多个中断的方法。

在 MicroBlaze™ 处理器上使用 uClinux 入门

The oversampling module described in this application note performs 3/4/5/6X oversampling. The oversampling ratio is selectable during operation to facilitate multi-rate applications. It is designed to accept 20 bits of oversampled data and to output 10 bits of extracted data to the user interface. This module can be used with the Virtex-II Pro™ RocketIO™ Multi-Gigabit Transceiver (MGT) to achieve line rates of 200 Mb/s to 1000 Mb/s.

本应用指南提供了从安装到启动 ML300 上的 VxWorks 所需的使用 EDK 和 Tornado 2.2.1/VxWorks 5.5.1 着手设计的必要步骤。

本应用指南介绍了如何运行处理器 IP (PIP) 的 BFM 仿真。

本应用指南说明了如何使用高级语言写入激励。

本应用指南对一个基于逻辑电路的、变速、三相交流感应电机控制器的参考设计进行了讨论。

以太网核硬件演示平台应用指南描述了Xilinx FPGA硬件内的以太网核的功能。提供了开发板要求、设置和MAC特殊核设计元件，并描述了用于控制演示平台的图形用户界面（GUI）。平台演示了将这些核整合到系统、将以太网核与微处理器接口、生成要求的时钟资源、利用包FIFO和流程控制来处理以太网数据流、及连接到物理接口的方法。

本应用指南讨论了关于在实现前创建管脚布局的步骤和一些常见问题。 这里的步骤和问题适用于各种存储器接口、LVDS 接口的应用，以及其它应用。

关联布局宏 (RPM) 通常用于那些具有预定义模块，或是具有需按特殊方法放置以获得高度可预测的时序和性能的某些元件的设计中。 布局规划器是一款基于 GUI 的工具，允许人们通过宏生成器的功能查看并创建这些 RPM。 本应用指南介绍了利用在布局规划器内已创建的 RPM 来创建、例证和实现设计的步骤。

本应用指南讨论了管脚和区块约束编辑器 (PACE) 工具的基本流程。 PACE 工具是专门为简化约束那些在相对较早的设计过程（I/O 管脚分配和 Area Group 创建）中所执行的任务而设计。 PACE 工具的广泛使用是预料之中的，尤其对于 I/O 管脚的分配，因为所有的用户必须对每一个设计都做这件事情。 快速增加的封装尺寸和 I/O 数使 PACE 成为特别关键的工具。

Xilinx Alliance 软件 3.3.06i 版 (3.1i SP6) 或更高版本均已得到增强，包含了与 Synplify™/Synplify Pro 和 LeonardoSpectrum™ 的逻辑和时序交叉探测。 逻辑交叉探测功能使得用户能够选择在错误查看器中的警告和错误消息中出现的实例或网络名，从而显示在综合工具的原理示意图中。 这对于调试有逻辑 DRC 错误/警告的设计很有用。 时序交叉探测功能使得用户能够在时序分析器的时序报告中选择路径、网络名或实例，从而显示在综合工具的原理示意图中。

This application note is written for logic designers who are new to HDL verification flows, and who do not have extensive testbench-writing experience. Testbenches are the primary means of verifying HDL designs. This application note provides guidelines for laying out and constructing efficient testbenches. It also provides an algorithm to develop a self-checking testbench for any design.

本应用指南针对在太空或其它暴露在重离子或强烈粒子辐射环境下的应用，讨论了系统和 FPGA 设计技术。 还针对 XQR4000XL 演示了单一事件扰乱 (SEU) 的探测、校正及减轻。

The Xilinx® 2.1i development system adds Stamp Model Generation. This feature supports the use of board-level Static Timing Analysis tools, such as Mentor Graphics' Tau and Viewlogic's Blast. With these tools, users of Xilinx programmable logic products can accelerate board-level design verification.

本应用指南对采用 Xilinx Platform Studio（XPS）工具和 Mentor Graphics EDGE 工具的 MicroBlaze™ 处理器上的 Nucleus RTOS 进行了介绍。

本应用指南介绍了一个混合版 IP 路由器 (MIR) 的参考设计，该路由器可同时为多达 4 个千兆位以太网端口提供服务。MIR 在以下情况是很有用的：几个千兆位以太网网络与多个 IPv4 和 IPv6 混合的主机协同工作，路由器都直接连接到该网络，并且借由路由器还能得到更多节点。基于 Virtex-II Pro™ 系列的解决方案的特殊优势在于：路由器的功能可以进行平滑改进，在组织内部从 IPv4 向 IPv6 迁移时仍能保持路由器性能，从内部向外部的迁移也是如此。

Guided place-and-route (PAR) can help you reduce runtimes when incremental changes are made to a design, such as for an Engineering Change Order (ECO). By making only small changes to a design along with optimizing only the changed block or blocks, you allow guided PAR to perform at its best, preserving timing and reducing PAR runtimes. To localize the design changes without affecting the remainder of your design, either a top-down preserving hierarchy or a bottom-up methodology must be used.

XC4000/XC5200/Spartan FPGA 器件具有符合 IEEE 1149.1 标准的边界扫描工具。本应用指南详细介绍了这些工具，并解释了如何将边界扫描加入 FPGA 设计中。

本应用指南说明了利用边界扫描 (JTAG) 接口来实现 Spartan™-II 和 Spartan-IIE FPGA 器件的配置和读回。Xilinx FPGA 具有符合 IEEE 标准 1149.1 的边界扫描特性。本应用指南是对数据手册和应用指南 XAPP176 中的配置部分的补充。

本应用指南介绍了如何使用标准串行矢量格式 (SVF) 激励文件对 XC9500™ 器件进行在系统编程。

所有 Xilinx FPGA 系列均可通过串行接口配置。本应用指南描述了一种在串行配置模式下，使用 Xilinx XC9500™ CPLD 和任意并行 PROM 配置任意 Xilinx FPGA 的低成本的简单设计。

本应用指南介绍了 CoolRunner™-II CPLD 的，被称为“On the Fly”(OTF) 重配置的性能。 OTF 允许 CPLD 与设计模式一同运行，并在第一种模式运行的同时获得第二种模式。 第二种模式可以配置到器件操作干扰最小的器件中。 其它性能、应用和操作限制留待进一步讨论。

因特网可重配置逻辑 (IRL™) 是一种系统设计方法，可以实现硬件的远程升级，并能保证升级的可靠性。现场可编程的 FPGA 本身就能够利用新的比特流改变其功能。IRL 通过向远程硬件提供新的比特流和软件驱动来利用该性能。本应用指南描述了实现 IRL 的系统的基本概念，详细介绍了构建 IRL 系统的设计考虑因素，并提供了 PAVE，即可实现嵌入式系统升级的 Xilinx API 和开发框架的高级描述。

XAPP482 描述了一种 MicroBlaze™ 系统，该系统把软件代码、用户数据、和配置数据存储在非易失性 Platform Flash PROM 内，简化了系统设计并降低了成本。它提供了执行过程中使用的便携式硬件设计，软件设计和附加脚本功能。

J 驱动编程引擎为 IEEE 标准 1532 可编程逻辑器件 (PLD) 提供了迅速、直接地在系统配置 (ISC) 支持。配置一个在系统器件，编程引擎利用来自于 1532 边界扫描描述语言 (BSDL) 的配置算法信息，来使用通过 IEEE 标准 1149.1 测试访问端口 (TAP) 传输的来自于 1532 数据文件的配置数据。J 驱动可执行源代码和编程示例也可在 Xilinx 网站的下载文件包中得到。J 驱动编程引擎可以用于以下 Xilinx 系列：CoolRunner-II CPLD、XC9500/XL/XV CPLD、Spartan-3 系列 FPGA、Virtex-II 系列 FPGA 以及更新系列的 FPGA。

本应用指南对利用 Xilinx CoolRunner-II™ CPLD 来监控 Xilinx Platform Flash 配置 PROM 和 Xilinx Spartan™ 或 Virtex™ 系列 FPGA 之间的配置数据进行了阐述。目的在于确保 FFGA 的可靠配置，同时为保存在 PROM 内的一个或多个配置文件提供修订控制。

本应用指南介绍了使用廉价的小型串行外设接口 (SPI) 闪存，配置 Xilinx FPGA，如 Spartan™-IIE 和 Spartan-3 FPGA 的方法。

本应用指南介绍了包含 HDL IP 和 Xilinx 软件工具的简化在系统编程解决方案，仅用于处理编程所需的 JTAG 功能，从而减少了所需的逻辑，并缩小了编程文件（相比于其它特性齐全的解决方案）。

This application note describes how to build a reference system for the PLBv46 PCI Core using the PowerPC™ 405 on the ML410 Embedded Development Platform.

This document provides an overview of Hardware Co-Simulation in System Generator for DSP from a performance perspective, and provides information to help reduce long simulation run times.

This application note describes a 3X-oversampling reference design that provides a 200 Mb/s to 1000 Mb/s serial interface using the Virtex™-II Pro RocketIO™ multi-gigabit transceiver (MGT). The reference design implements a 3X-oversampling circuit at the back end of the MGT and is targeted for the Fibre Channel rate of 1.0625 Gb/s.

This application note describes how to build a reference system for the PLBv46 PCI using a MicroBlaze based system in the ML555.

This application note compares the performance between software and hardware implementations of an LPM algorithm. It shows how the hardware implementation, which uses the APU interface of Virtex™-4 FPGAs, outperforms the software implementations.

This application note describes the implementation of SERDES Framer Interface Level 5 (SFI-5) in a Virtex™-5 XC5VLX330T FPGA.

Verification is an integral part of any FPGA design project. Many older verification models are no longer appropriate to the new multimillion-gate FPGAs, and more modern methods must be brought to bear if verification is to positively affect product time to market. The methodologies used for designing and implementing a good verification plan are discussed in detail, in the context of a real-world verification case study.

This application note discusses the use of the Xilinx Microprocessor Debugger (XMD) and the GNU software debugger (GDB) to debug software defects.

本参考系统测试了环回模式下OPB CAN核的运作

本应用指南讨论了各个方面的 single-event upset 并为每种环境推荐了适当的减轻辐射机制。

用于 Xilinx® FPGA PowerPC® 系统的 Single-Event Upset 减轻辐射设计流程

This application note discusses self-hosting configuration management hardware setup for Xilinx® FPGAs for the purpose of detecting and correcting single-event upsets (SEUs) to the configuration memory array.

这是针对 XPS 以太网 Lite 上的参考系统。

This application note describes solutions to receive large-swing signals by design. In one solution (and in the general case of severe positive and/or negative overshoot), parasitic leakage current between User I/O in differential pin pairs may occur, even though the User I/O pins are configured with single-ended I/O standards. This application note addresses the parasitic leakage current behavior.

The PCI™ Local Bus Specification defines a number of power and reset requirements. When considered in an FPGA implementation, these create several challenges that must be addressed for long term reliability and broad interoperability. This application note applies to compliant PCI applications using Spartan™-3 Generation FPGAs, and is relevant to other Xilinx FPGA families, as well as related PCI applications.

PCI 指标为实现 33 MHz 和 66 MHz 操作定义了两个 I/O 时序预算。 在嵌入式设计中，定制时序预算可以：• 通过使用较经济的器件来降低系统总成本 • 实现比指标允许值更高的数据传输速率 • 为总线添加更多负载，来适应附加器件和连接器 • 增加总线的物理长度，来满足新型总线拓扑。本应用指南介绍的信息适用于任何采用 Xilinx FPGA 器件的嵌入式 PCI 实现。

本参考系统展示了 Xilinx ML505 嵌入式开发平台内使用的 PLBv46 端点桥的功能。

This reference system demonstrates the functionality of the PLBv46 Endpoint Bridge used in the Xilinx ML555 PCI/PCI Express Development Platform.

本应用指南阐述了利用边界扫描 (JTAG) 接口进行配置和读回 Virtex™ FPGA 器件。Virtex 器件具有符合 IEEE 1149.1 标准的边界扫描特性。本应用指南是对 Virtex 数据手册和应用指南 XAPP138（Virtex 配置和读回）中配置部分的补充。阅读本技术文档前，请回顾一下 Virtex 数据手册和 XAPP138。

This application note describes how to use the lwIP library to add networking capability to an embedded system.

This application note explains the techniques to support SATA initialization in the GTP transceiver of the Virtex™-5 LXT platform.

This application note provides design advice for implementing arithmetic logic functions in two High-Level Design Languages (HDLs), VHDL and Verilog.

本应用指南概述了位长和复杂度都增加了的三个 Galois 乘法器解决方案，一步步讲述了生成和验证的过程。

The ITU-G.709 standard for error correction is examined and implemented in both the Virtex™-4 and Virtex-5 Platform FPGA families using the LogiCORE™ Reed-Solomon (RS) Encoder and Decoder cores.

本技术文档着重介绍了利用 CoolRunner™ CPLD 实现的无线收发器的设计。 利用 CoolRunner 演示板实现无线收发器。 无线收发器是低功耗 CoolRunner CPLD 的理想应用。

该应用指南对利用 USR_ACCESS 寄存器来配置处理器高速缓存的步骤进行了描述。

本应有指南介绍了 PLBv46 PCI 核的参考系统。

本应用指南介绍了用于实现高性能 DDR2 SDRAM 接口的控制器和数据采集技术。本数据采集技术使用了每一个 Virtex®-5 I/O 都具有的输入串行器/解串器（ISERDES）和输出双数据速率（ODDR）特性。

该应用指南描述了 Spartan®-3 系列器件内的 DDR2 SDRAM 接口实现，与 Micron DDR2 SDRAM 器件接口。该技术文档从整体上简要介绍了DDR2 SDRAM器件的特性，然后详细解释了DDR2 SDRAM存储器接口实现。

本应用指南介绍了如何输入 CPLD 的时序约束，以及如何验证已经满足了您的时序约束条件。

本应用指南介绍了如何利用基于 MicroBlaze™ 处理器的嵌入式系统在 Avnet Spartan™-3 评估板内构建处理器本地总线外围部件互连（PLBv46 PCI）的参考系统。

关于本应用指南的最新版本，请参见用户指南 UG331，Spartan™-3 系列 FPGA 用户指南中的多路复用器章节。

本应用指南面向需要 4 或 5 比特接收数据总线带宽，并且每条线（带有一个相当于比特率 1/7 的时钟）的运行速率最高可达 666 Mbps 的应用中的 Spartan®-3E/3A 器件。这种类型的接口通常用于平板显示器和汽车领域。

This application note discusses the use of WindRiver VxWorks Real-Time Operating System on the Xilinx® ML403 board.

This application note describes two reference systems illustrating how to build an embedded PowerPC® 405 system.

This application note presents a design of a port expander that fits into a CoolRunner™-II XC2C32A device. The port expander is SMBus and I2C compatible.

This Application Note describes a set of reference designs that can transmit and receive DVI or HDMI data streams up to 750 Mb/s using the native TMDS I/O featured by Spartan®-3A FPGAs.

This application note describes how to build a reference system for the PLBv46 PCI using a MicroBlaze based system in the ML555.

This application note discusses the use of the Xilinx Microprocessor Debugger (XMD) and the GNU software debugger (GDB) to debug software defects.

The application discusses the use of the Xilinx® Microprocessor Debugger (XMD) and the GNU software debugger (GDB) to debug software defects.

Describes how Extended Spartan®-3A family and Spartan-3E FPGAs work in spread-spectrum applications.

This application note illustrates how to measure the network performance of the XPS LocalLink Tri Mode Ethernet MAC (TEMAC) in an embedded processor system running the Treck TCP/IP stack.

This reference system demontrates improving system performance in the PowerPC® 440 Processor Block on the Virtex® -5 FXT FPGA.

Digital Up Converters (DUC) and Digital Down Converters (DDC) are key components of RF systems in communications, sensing, and imaging. This application note demonstrates how efficient DUC/DDC implementations can be created by leveraging Xilinx® DSP tools and IP portfolio for increased productivity and reduced development time.

This application note discusses the designing of an EDK core with a LocalLink Interface.

This application note describes how the standard network performance suite Netperf is used to measure XPS LL TEMAC performance with MontaVista Linux 4.0.

This application note demonstrates how to efficiently implement Digitial Up and Down Converters(DUC/DDC) by leveraging the Xilinx DSP IP portfolio. Two example DUC/DDC designs are provided for UMTS and CDMA2000 in both Spartan™-DSP and Virtex™-5 FPGAs.

This application note discusses using the provided Memory Endpoint Test (MET) demonstration driver to exercise the Programmed Input/Output (PIO) design that is delivered with the Endpoint Block Plus Wrapper, Endpoint, and Endpoint PIPE for PCI Express® Xilinx solutions.

This application note describes how to use a Virtex™-5 device to interface to Common I/O(CIO) Double Data Rate (DDR) Reduced Latency DRAM (RLDRAM II) devices.

This application note describes the implementation and timing details of a four-word burst Quad Data Rate (QDR II) SRAM interface for Virtex®-5 devices.

This Virtex™-5 application note describes an SFI-4.1 interface, a 16-channel, source-synchronous LVDS interface operating at SDR. The transmitter requires 16 LVDS pairs for data and one LVDS pair for the forwarded clock. The receiver also requires 16 LVDS pairs for data and one LVDS pair for the source-synchronous clock input.The timing of the receiver is described in depth and characterized in hardware.

This application note describes a 16-channel, source-synchronous DDR LVDS interface. The receiver operates at 1:6 deserialization on each of the 16 data channels. Similar to XAPP855, the design also includes a real-time window monitoring circuit for added performance. This reference design calibrates and compensates for skews associated with process, voltage, and temperature (PVT) at initialization and dynamically during operation.

Virtex™-5 devices have a high-precision programmable delay element (IDELAY) associated with every input pin. This application note shows how to implement 8X oversampling of many data streams using a single DCM, two global clock resources, and minimal FPGA logic resources. This solution provides better jitter tolerance than techniques using multiple DCMs. When paired with a suitable data recovery scheme, this oversampling technique can be used with many different data protocols up to 550 Mb/s. A reference design is included that implements a SD-SDI (SMPTE 259M) receiver running at 270 Mb/s.

On-die termination (ODT) promises higher signaling rates for printed circuit board (PCB) inter-chip interfaces through improved signal integrity. However, when using ODT, there is sometimes an associated power penalty. This application note explains the reason for the power penalty and suggests a simulation technique for comparing the signal integrity and power dissipation of internally and externally terminated versions of an interface.

This reference system demonstrates the functionality of the PLBv46 Endpoint Bridge for PCI Express® used in the Xilinx ML507 Embedded Development Platform.

Describes the 3.3V PCI solution for the Virtex®-II Pro, Virtex-4, and Virtex-5 FPGA families.

This application note describes how to interface 3.3V differential Low-Voltage Positive Emitter Coupled Logic (LVPECL) drivers with Xilinx® 2.5V differential receivers, including Virtex®-II Pro, Virtex-II Pro X, Virtex-4, Virtex-5, Spartan®-3E, and Spartan-3 FPGA 2.5V LVPECL and Low Voltage Differential Signaling (LVDS). Several interface modifications are presented with supporting IBIS simulation results.

This application note describes how to interface a Fujitsu MB86064 digital-to-analog converter (DAC) with parallel low-voltage differential signaling (LVDS) inputs to a Virtex®-5 FPGA utilizing the dedicated I/O functions of the FPGA family.

This application note describes how to simulate the LogiCORE™ IP IEEE 802.16e CTC Encoder and IEEE 802.16e CTC Decoder together using either ModelSim® or Hardware-in-the-Loop using Xilinx® System Generator software.