Spartan-3A DSP

This white paper covers the different kinds of IIR filters and structures, and, with the use of The MathWorks® tools, shows how these structures can be mapped to the Xilinx® FPGA architecture.

本白皮书确定了首要的设计安全威胁，研究了高级安全选项，并介绍了 Xilinx 的新型低成本 Spartan™-3A、Spartan-3AN 和 Spartan-3A DSP FPGA 是如何保护您的产品与利益。

借助 MATLAB® 能最有效地精确模拟定制的 DSP 算法，同时使用 Simulink 能最有效地按周期精确模拟完整的系统。 两种模拟的结合为在 FPGA 中设计 DSP 系统提供了有效方法。

在 FPGA 上实现将算法转换成定点模型时，AccelDSP 综合工具在自动化、加速性能、可视化方面提供了很大的便利。

本白皮书介绍了与使用传统的单电阻方法选择散热器有关的潜在不准确性问题，并推荐了一种基于器件数据手册中 θ-jc 和 θ-jb 的更准确的双电阻 (2-R) 方法。

FPGAs can be configured with test applications during the development and production test stage. This white paper explores efficient options to help in product development and accelerate testing on the production line.

Operating logic at a higher rate than the processing rate allows operations to be achieved sequentially. As with a processor, logic is timeshared over multiple clock cycles. Memory holds values not being used on a given clock cycle. The FPGA can be considered to be a three-dimensional volume to be filled. "Performance + Time = Memory" is a strange formula, but when understood, it can often result in significantly lower cost implementations with Xilinx devices.

This white paper examines the causes of jitter, jitter measurement techniques, and methods of managing jitter in digital systems.

This white paper describes design techniques that improve signal integrity in Xilinx FPGAs.

This white paper defines the use and limitations of bit error ratio measurements when analyzing the performance of communications links.

根据 CIBC World Markets 和 Equity Research，平面显示器 (FPD) 业已经临界快速发展时期。 因此，它现在可以吸引多种合适的资本投资和研发资源，推动技术创新向观看质量、制造效率和系统集成不断提高的方向发展。 相应地，这些也支撑着用户的需要、突破、年收入增长、和具有使从业公司长期利润不断增长的潜能。 CIBC 相信现在这三个基本条件会合在一起，推动市场前进。 它们是：FPD 的技术和商业成熟性。 大量的产量投资 降低最终销售价格

本白皮书讨论了各种存储器接口控制器设计所面临的挑战和 Xilinx 的解决方案，包括如何使用 Xilinx 软件工具和经过硬件验证的参考设计来为您自己的应用（从低成本的 DDR SDRAM 应用到像 667Mb/s DDR2 SDRAM 这样的更高性能的接口）设计完整的存储器接口解决方案。

本技术文档提供了 MATLAB 语言子集的简要介绍，包括运算子以及面向 Xilinx FPGA 用于算法综合的 AccelDSP™ 综合工具支持的内置和工具箱功能。

本白皮书确定了首要的设计安全威胁，研究了基本的安全级别，并介绍了 Xilinx 的新型低成本 Spartan™-3A、Spartan-3AN 和 Spartan-3A DSP FPGA 是如何保护您的产品和利益。

通过将浮点 MATLAB 转换成定点 C++，消除潜在瓶颈，加速MBD 验证，M2C-加速器扩展了 Xilinx 基于模型的 AccelDSP™ 设计解决方案。

具有 IP 浏览器技术的 AccelDSP™ 综合工具可自动从多种宏体系结构中选择，消除了使用 IP 模块带来的反复试验。

FPGA 用于 DSP 应用中已有数年之久；最近，FPGA 成为标准 DSP 器件的理想协处理器。 FPGA 利用高度并行架构提供了大量的计算吞吐量，而且是硬件可重配置的，这使得设计者能够开发定制的架构以实现所需的算法。 新一代 FPGA 是利用 90-nm 工艺技术开发而成，为设计者提供了更经济的解决方案。 本白皮书简单介绍了一些常见的高性能 DSP 功能，并计算了有效实现这些功能的成本。

Applying a global reset to your FPGA designs is not a very good idea and should be avoided. This is a controversial issue, so this white paper looks at the reasons why such a design policy should be considered.

This white paper defines IBIS models and describes how to use them to model I/O characteristics for Xilinx® FPGAs.

This white paper examines alternate uses of available block RAM in Virtex® and Spartan® FPGAs.

本白皮书介绍了 Spartan®-3 FPGA 如何能够将总系统成本降低 50%（相对于竞争 FPGA）。

This white paper examines how to remove the DC content from a digitally sampled waveform using DSP without complicated mathematics.

This white paper describes the steps necessary to analyze your design's power requirements using the Xilinx® Power Estimator.

本白皮书介绍了一种大家很少注意到的设计技巧。该技巧可以让您的 FPGA 设计尺寸和性能发生重大变化。FPGA 触发器上的控制信号具有优先权。如果您能学会编写符合优先权要求的代码，结果就很有利了。为了解释重点，本白皮书提供了一些简单的 VHDL 和 Verilog 实例。

本白皮书提供了实例，用于帮助您了解 SRL16E 的性能和使用方法，以便提升设计性能并将设计成本降低一个数量级。

本白皮书讨论了 Xilinx FPGA 的信号分析要求和印刷电路板设计方法。

This white paper considers a variety of ways in which multiplexers can be implemented within Xilinx FPGA devices, including some alternative techniques that can lead to more efficient and lower cost implementations.

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

This application note describes a full-featured transmitter/receiver macro that can communicate with Spartan® and Virtex® FPGA families via the Analog Devices ADSP-TS101S TigerSHARC™ link-port function.

This application note describes a reference design that adds fail-safe mechanisms to the MultiBoot capabilities of the Extended Spartan®-3A family of FPGAs. The reference design configures specific FPGA logic via an initial bitstream that determines which application to load.

This application note describes how to indirectly program an SPI Serial Flash PROM through the JTAG interface of a Spartan®-3A FPGA using iMPACT 9.1.01i. The hardware setup, software flows for file generation, and programming are also covered.

The PCI™ Local Bus Specification defines a number of power and reset requirements. When considered in an FPGA implementation, these create several challenges that must be addressed for long term reliability and broad interoperability. This application note applies to compliant PCI applications using Spartan™-3 Generation FPGAs, and is relevant to other Xilinx FPGA families, as well as related PCI applications.

J 驱动编程引擎为 IEEE 标准 1532 可编程逻辑器件 (PLD) 提供了迅速、直接地在系统配置 (ISC) 支持。配置一个在系统器件，编程引擎利用来自于 1532 边界扫描描述语言 (BSDL) 的配置算法信息，来使用通过 IEEE 标准 1149.1 测试访问端口 (TAP) 传输的来自于 1532 数据文件的配置数据。J 驱动可执行源代码和编程示例也可在 Xilinx 网站的下载文件包中得到。J 驱动编程引擎可以用于以下 Xilinx 系列：CoolRunner-II CPLD、XC9500/XL/XV CPLD、Spartan-3 系列 FPGA、Virtex-II 系列 FPGA 以及更新系列的 FPGA。

本应用指南描述了 Platform Flash PROM 的功能，它允许用户从多达四种设计修订中进行多重启动或动态重配置。早期中文版

Describes how Extended Spartan®-3A family and Spartan-3E FPGAs work in spread-spectrum applications.

This application note demonstrates how to efficiently implement Digitial Up and Down Converters(DUC/DDC) by leveraging the Xilinx DSP IP portfolio. Two example DUC/DDC designs are provided for UMTS and CDMA2000 in both Spartan™-DSP and Virtex™-5 FPGAs.

This application note describes solutions to receive large-swing signals by design. In one solution (and in the general case of severe positive and/or negative overshoot), parasitic leakage current between User I/O in differential pin pairs may occur, even though the User I/O pins are configured with single-ended I/O standards. This application note addresses the parasitic leakage current behavior.

This Application Note describes a set of reference designs that can transmit and receive DVI or HDMI data streams up to 750 Mb/s using the native TMDS I/O featured by Spartan®-3A FPGAs.

The Xilinx high-performance CPLD, FPGA, and configuration PROM families provide in-system programmability, reliable pin locking, and JTAG boundary-scan test capability. This powerful combination of features allows designers to make significant changes and still keep the original device pin-outs, which eliminates the need to re-tool PC boards.

本应用指南说明了利用现有的外部存储器接口 (EMIF) 连接 Xilinx® FPGA 与 Texas Instruments™ S320C6000 系列数字信号处理器 (DSP)。

本应用指南解释了如何使用 Xilinx Viterbi 解码器 LogiCORE™ 模块（version 5.0 或更新版本）实现 trellis termination 和 tail biting。

本应用指南就在增量设计流程中使用分区技术进行了讨论。 建议将逻辑密度高的模块实例、时序关键通路或时序关键模块实例划归为分区。

本应用指南描述了二维列序滤波器的实现。该参考设计包括了有效排序算法的 RTL VHDL 实现。

本应用指南介绍了一个用于加速 BER 测量的系统。

如果不额外使用过孔的话，很难在简单的四层或六层 PCB 上对差分信号，如 LVDS 或 LVPECL 进行布线。 本应用指南说明了 Spartan™-3 FPGA 仅仅在数据路径中包含一个反相器，就能避免额外使用过孔，还可以在无需 PCB 重新设计的情况下，修复 PCB 迹线意外切换的方法。

XAPP482 描述了一种 MicroBlaze™ 系统，该系统把软件代码、用户数据、和配置数据存储在非易失性 Platform Flash PROM 内，简化了系统设计并降低了成本。它提供了执行过程中使用的便携式硬件设计，软件设计和附加脚本功能。

Spartan-3A/3AN/3A DSP FPGA 系列提供了一个称为悬挂模式的先进的静态功耗管理功能，它在保留 FPGA 配置数据和保持应用状态的同时降低了 FPGA 功耗。 器件可以按照应用中的要求快速的进入和退出悬挂模式。

必须控制触地反弹以确保高性能 FPGA 器件的正常运行。 要特别注意在 PCB 布局过程中将板级感应系数最小化。 该技术文档描述了有助于确保设计满足接收来自于 FPGA 的信号的器件对输入负脉冲信号和逻辑低电压要求的几种计算。

本应用指南面向需要 4 或 5 比特传输数据总线带宽，并且每条线（带有一个相当于比特率 1/7 的传递时钟）的运行速率最高可达 666 Mbps 的应用中的 Spartan™-3E 器件。 这种类型的接口通常用于平板显示器和汽车领域。

本应用指南面向需要 4 或 5 比特接收数据总线带宽，并且每条线（带有一个相当于比特率 1/7 的时钟）的运行速率最高可达 666 Mbps 的应用中的 Spartan®-3E/3A 器件。这种类型的接口通常用于平板显示器和汽车领域。

PCI 指标为实现 33 MHz 和 66 MHz 操作定义了两个 I/O 时序预算。 在嵌入式设计中，定制时序预算可以：• 通过使用较经济的器件来降低系统总成本 • 实现比指标允许值更高的数据传输速率 • 为总线添加更多负载，来适应附加器件和连接器 • 增加总线的物理长度，来满足新型总线拓扑。本应用指南介绍的信息适用于任何采用 Xilinx FPGA 器件的嵌入式 PCI 实现。

本应用指南概述了如何从 Platform Flash PROM 成功配置 Spartan™-3A FPGA。 包括生成 PROM 文件并对其进行编程的硬件要求和软件流程。

本应用指南包括配电系统和旁路或去耦电容的原理。 分步介绍了可以在何处设计和验证配电系统。 最后一节讨论了附加的电源噪声来源，并提供解决方案。

本应用指南中讨论的 DDR2-400（200 MHz 时钟）存储器接口源自于 MIG 的默认输出。Xilinx 利用 Spartan™-3A 入门套件上装配的较高的速度级别（-5）在 Spartan-3A FPGA 内对该接口进行了验证。验证结果也适用于 Spartan-3AN 和 Spartan-3A DSP FPGA。