Virtex-II

This application note describes the steps for using the different clocking resources on the XtremeDSP Development Kits developed by Nallatech.

验证是任何 FPGA 设计项目不可缺少的部分。很多旧的验证模式不再适合新的百万门电路 FPGA，验证如果能对产品的面市时间起到积极的影响，就必需有更多现代的验证方法。本文档在真实验证案例的研究中，详细讨论了设计并实现好的验证方案的多种方法。

本应用指南针对 Xilinx Virtex-II™ 和 Virtex-II Pro™ FPGA 介绍了 10 Gb 以太网物理编码内层 (PCS) 参考设计。 PCS 是连接在 Xilinx RocketPHY™ 10 Gb/s 收发器和 Xilinx LogicCORE™ 10 Gb 以太网媒体访问控制器 (MAC) 核、LogicCORE XAUI 核或 10 Gb 媒体独立接口 (XGMII) 之间。（了解 XGMII 参考设计，请查看 XAPP606。）

内容可寻址存储器 (CAM) 或联想存储器是一种存储器件，可按照内容来寻址。 CAM 存储器的每一位都包含比较逻辑。 数据值输入 CAM 的同时与所有已存储数据进行比较。 匹配结果是相应的地址。 CAM 作为数据并行处理器来运行。 CAM 可用于设计异步传输模式 (ATM) 交换。 本应用指南特别介绍了在 ATM 应用中实现 CAM。 应用指南 XAPP201“Virtex 器件中的多个 CAM 设计概述”中展示了在其他设计中实现 CAM 的多种方法，可作参考。

Virtex™-II 系列平台 FPGA 中有嵌入 FPGA 架构的乘法器。 这些乘法器支持几个不同的乘法运算模式并能像桶式移位器一样运行。

本应用指南介绍了在很多视频设计中，实现从 RGB 色彩空间到 YCbCr 色彩空间转换所需的电路。

本应用指南讨论了针对 Xilinx 复杂可编程逻辑器件 (CPLD)、现场可编程门阵列 (FPGA) 和 PROM 系列的配置和编程选项，并说明了一些用于每个系列的最普遍的配置方法。本技术文档包括针对 Virtex Spartan、XPLA3、XC9500、XC17S00 和 XC18V00 系列的配置快速入门指南。

设计数字系统时，经常需要将输入数据和时钟信号与内部系统时钟同步（比如，内部时钟和外部时钟的频率一样，但是由于背板、板或专用标准产品 (ASSP) 的延时可变，所以相位关系是未知的）。本应用指南中介绍的电路，针对 Virtex™-E, -7 器件中的单迹和最高达 160 MHz 的数据总线解决了此问题。在 DLL 既可提供新时钟，也可提供另一转换 90 度的新时钟的模式里，速度受限于数据锁定环 (DLL) 所能接受的最大频率。

本应用指南描述了通过以太网端口进行远程 FPGA 重新配置的方法。

本应用指南描述了二维列序滤波器的实现。该参考设计包括了有效排序算法的 RTL VHDL 实现。

黄金码生成器被广泛用于码分多址 (CDMA) 系统中，以生成具有较好相关性的代码序列。本应用指南介绍了在 Virtex™、Virtex™-E、Virtex™-EM、Virtex™-II 和 Spartan™-II 器件中实现黄金码生成器的方法。黄金码生成器在 Virtex/Virtex-II 系列和采用 SRL16 宏的 Spartan-II 系列中使用了高效的线性反馈移位寄存器 (LFSR)。

回旋交错器技术用于通信应用领域，如 SDH 和 PDH 无线电系统、GSM 和 UMTS 移动通信系统、以及点到多点的无线电系统，可以使传输通道免受噪声的干扰。 在传输侧，回旋交错器使串行输入数据变为并行的 N-bit 字，并通过 N 条延时线移位数据字。 然后，延迟后的数据通过 PISO 移位寄存器移出用于传输。 在接收器端，用双延时线和移位寄存器重新组织输入数据流。

必须控制触地反弹以确保高性能 FPGA 器件的正常运行。 要特别注意在 PCB 布局过程中将板级感应系数最小化。 该技术文档描述了有助于确保设计满足接收来自于 FPGA 的信号的器件对输入负脉冲信号和逻辑低电压要求的几种计算。

本应用指南解释了如何使用 Xilinx Viterbi 解码器 LogiCORE™ 模块（version 5.0 或更新版本）实现 trellis termination 和 tail biting。

本应用指南为使用参数化 VHDL 参考设计实现二维滤波提供了 Xilinx FPGA 解决方案。

本应用指南介绍了通过多通道串-并转换器将多个同步串行数据流转换为并行数据。

本应用指南描述了如何将 Spartan™-II 和 Virtex™ 系列内现有的双端口块存储器用作四端口存储器。这实际上涉及了如何折中数据存取时间（减半）和功能（加倍）。块存储器的总带宽每秒保持同样的比特数。

MicroBlaze™ 可利用其专用的 FSL 总线接口，将定制的 IP 核集成到基于 MicroBlaze 软处理器的系统中。本技术文档介绍了将定制的 IP 核加入基于 SCP 的设计中的几种合理的方法。

影响封装热变形的重要变量之一就是回流焊工艺。本应用指南讨论了回流焊工艺的详情，并就压型提供了能够成功实现 BGA 元件回流焊的指导。

XAPP482 描述了一种 MicroBlaze™ 系统，该系统把软件代码、用户数据、和配置数据存储在非易失性 Platform Flash PROM 内，简化了系统设计并降低了成本。它提供了执行过程中使用的便携式硬件设计，软件设计和附加脚本功能。

J 驱动编程引擎为 IEEE 标准 1532 可编程逻辑器件 (PLD) 提供了迅速、直接地在系统配置 (ISC) 支持。配置一个在系统器件，编程引擎利用来自于 1532 边界扫描描述语言 (BSDL) 的配置算法信息，来使用通过 IEEE 标准 1149.1 测试访问端口 (TAP) 传输的来自于 1532 数据文件的配置数据。J 驱动可执行源代码和编程示例也可在 Xilinx 网站的下载文件包中得到。J 驱动编程引擎可以用于以下 Xilinx 系列：CoolRunner-II CPLD、XC9500/XL/XV CPLD、Spartan-3 系列 FPGA、Virtex-II 系列 FPGA 以及更新系列的 FPGA。

在嵌入式系统中，设计人员可利用微处理器来配置 FPGA，进而减少元器件数量并提高灵活性。C 代码说明从串模式或 SelectMAP 模式的用法。CPLD 设计文件说明处理器和 FPGA 之间的同步接口。

本应用指南对利用 Xilinx CoolRunner-II™ CPLD 来监控 Xilinx Platform Flash 配置 PROM 和 Xilinx Spartan™ 或 Virtex™ 系列 FPGA 之间的配置数据进行了阐述。目的在于确保 FFGA 的可靠配置，同时为保存在 PROM 内的一个或多个配置文件提供修订控制。

Xilinx 高性能 CPLD、FPGA 和配置 PROM 系列具备在系统可编程性、可靠的引脚锁定以及JTAG 边界扫描测试功能。此强大的功能组合允许设计人员在进行重大更改时，仍能保留原始的器件引脚，从而避免重组 PC 板。

验证是任何 FPGA 设计项目不可缺少的部分。很多旧的验证模式不再适合新的百万门电路 FPGA，验证如果能对产品的面市时间起到积极的影响，就必需有更多现代的验证方法。本文档在真实验证案例的研究中，详细讨论了设计并实现好的验证方案的多种方法。

本白皮书介绍了一种大家很少注意到的设计技巧。该技巧可以让您的 FPGA 设计尺寸和性能发生重大变化。FPGA 触发器上的控制信号具有优先权。如果您能学会编写符合优先权要求的代码，结果就很有利了。为了解释重点，本白皮书提供了一些简单的 VHDL 和 Verilog 实例。

表面安装技术 (SMT) 封装包括引脚系列封装（四方扁平封装 (QFP) 和塑料引脚芯片载体 (PLCC)）和球形栅格阵列 (BGA) 封装。发生下列情况之一都需要进行 SMT 返工：诸如跟短路、开路、错误定位和焊球缺陷等缺陷有关的组装；关于缺陷/故障分析的器件/封装；和工程变动或系统升级。

可变输入查找表 (LUT) 结构是 1998 年首次推出的 Xilinx Virtex 结构的基本组成部分。 利用 8 个可变输入，这种独特的架构可灵活地实现任何功能以及更复杂的功能。 除了针对 4-、5-、6-、7- 和 8- 输入 LUT 功能进行了优化，该结构还旨在利用多达 79 个输入来支持 32:1 多路复用器和的布尔函数。 Virtex 结构使得用户能够以最小的逻辑电平来实现这些功能。 通过降低逻辑电平，用户能够实现出色的设计性能。 Virtex 的性能与其它可编程逻辑结构相比平均高出 38%，这种差距证实了其性能的领导地位。

本白皮书就接口 Xilinx FPGA 和现成 ARM 处理器进行了讨论。其中涉及一些现有的 ARM 专用标准产品 (ASSP)，并描述了现在可供工程师评估使用的一些 Xilinx 和 ARM 开发系统。还介绍了可提升设计性能的技术和特性，来帮助获得最大的吞吐量。

This white paper describes design techniques that improve signal integrity in Xilinx FPGAs.