Virtex-II Pro

This report characterizes the performance of RocketIO™ MGTs over Infiniband cables. The test cases are chosen to reveal the capabilities and limitations of the cable in terms of data rate and cable length. This product is not recommended for new designs.

本白皮书介绍了与使用传统的单电阻方法选择散热器有关的潜在不准确性问题，并推荐了一种基于器件数据手册中 θ-jc 和 θ-jb 的更准确的双电阻 (2-R) 方法。

由于 Virtex-II Pro 器件包含一个以上的 PowerPC 处理器和 MicroBlaze 与 PicoBlaze 软处理器核，所以了解多处理器系统的基础知识很重要。 本技术文档提供了构建真正的多处理器系统的背景资料。 此处没有围绕多处理进行全面的讨论。 了解更多信息，请参见 Culler、Singh 和 Gupta 共同编写的 Parallel Computer Architecture（并行计算机架构）。

表面安装技术 (SMT) 封装包括引脚系列封装（四方扁平封装 (QFP) 和塑料引脚芯片载体 (PLCC)）和球形栅格阵列 (BGA) 封装。发生下列情况之一都需要进行 SMT 返工：诸如跟短路、开路、错误定位和焊球缺陷等缺陷有关的组装；关于缺陷/故障分析的器件/封装；和工程变动或系统升级。

本技术文档提供了 MATLAB 语言子集的简要介绍，包括运算子以及面向 Xilinx FPGA 用于算法综合的 AccelDSP™ 综合工具支持的内置和工具箱功能。

Virtex-II Pro FPGA 提供数字时钟管理电路，以处理器件、板以及系统级的所有时钟管理需求，从而简化设计，降低成本。

描述了 PCB 设计考虑因素如何在从 FPGA 获得预期性能中发挥重要作用。 集中讨论了早期的分析和仿真方法，以便进行指导性实现。 如果分析设计变量并将结果用于实现，则很有可能在第一遍就能满足技术要求，从而实现将开发努力程度、成本和时间降至最低的最终目标。

本页面就OFFSET约束的总体目标、覆盖的特殊通道及OFFSET IN约束与OFFSET OUT约束的差异进行了讨论。

本技术文档能够在无需板级 IBIS 或 SPICE 仿真的情况下，帮助设计者获得更精确的 I/O 时序数据。 直到最近，Xilinx 才把输出列入集总容性负载中。 然而，由于上升和下降时间迫使将板互联被视为传输线路，所以集总容性负载就不再合适了（了解更多详情，请参见 TechXclusives 技术文档）。

通过将浮点 MATLAB 转换成定点 C++，消除潜在瓶颈，加速MBD 验证，M2C-加速器扩展了 Xilinx 基于模型的 AccelDSP™ 设计解决方案。

具有 IP 浏览器技术的 AccelDSP™ 综合工具可自动从多种宏体系结构中选择，消除了使用 IP 模块带来的反复试验。

Xilinx ISE 软件中的物理综合与优化工具用于在实现封装与布局阶段对您的 FPGA 设计的结构进行复查。

按照 Xilinx 对封装衬板上的低 α 焊接要求，将器件电路附近的 α 粒子放射降至最低。 某个未能满足这些要求的倒装片封装供应商就因为高 α 焊接导致了可能由倒装器件配置位引起的软误差的出现，造成了环境污染。 本白皮书介绍了焊接材料，描述了特殊焊接问题，并提供了一些解决方案。

随着可编程逻辑器件 (PLD) 的密度和复杂度的提高，特性丰富的架构和精密设计工具的组合能够让用户在更少的时间内实现其性能目标。 更短的设计周期使用户能够降低整体设计成本，并能满足上市时间要求。 本白皮书强调了 Virtex-II Pro™ FPGA 和 ISE6 设计工具的组合如何提供了高出最接近的竞争产品（即 Altera Stratix™ PLD）40% 的性能优势。

很多行业的公司都在经历从并行向高速串行 I/O 解决方案过渡，以降低系统成本、简化系统设计，并提供可扩展性来满足新带宽要求。 串行解决方案最终将应用到一切可能的电子产品中 - 从芯片到芯片接口、背板连接和系统板到盒到盒通信。 本技术文档集中讨论了连通性解决方案市场中的这种过渡趋势。

The Virtex-II Pro™ Platform FPGA provides an attractive single-chip solution to serial transceiver design problems that previously required multiple devices. This white paper describes several different dedicated external SERDES devices, and presents alternative design solutions using the Virtex-II Pro Platform FPGA with RocketIO™ transceivers.

现在的数据速率已超过 622 Mbps，并在整个 20 英寸或更长的背板迹线上达到了 1-3.125 Gbps 的范围，这使得在并行总线上进行可靠的数据传输成为一种挑战。 因此，设计者现在被迫从使用并行总线转向使用更先进的串行互联；但即使是串行技术也有其自身的局限性，特别是在数据速率超过 1 Gbps 水平的情况下，所以新问题随之出现。 本白皮书针对下一代串行背板可编程逻辑解决方案介绍了几种解决问题的方法。

本白皮书介绍了一种大家很少注意到的设计技巧。该技巧可以让您的 FPGA 设计尺寸和性能发生重大变化。FPGA 触发器上的控制信号具有优先权。如果您能学会编写符合优先权要求的代码，结果就很有利了。为了解释重点，本白皮书提供了一些简单的 VHDL 和 Verilog 实例。

To inform customers of a change to the Humidity Indicator Card (HIC). There is no change to the form, fit, or function.

The purpose of this notification is to communicate that Xilinx is discontinuing certain XC3000, XC4000XL, XC5206, Virtex®, Spartan®-3 products, and Aerospace & Defense "XQ" products.

本报告旨在说明采用倒装片封装的某些 Xilinx FPGA 产品使用的焊接材料可能会引起器件配置位的紊乱。

Xilinx 的球形栅格阵列 (BGA) 运输托盘的主要供应商由 Peak 变为 Daewon 和 Kostat。

Xilinx 按照行业标准干封装要求 JEDEC 标准 J-STD-033，将 6 点 HIC 变为 3 点 HIC。

新的盖用导热胶测试合格，已可在所有倒装片封装上使用。 新材料的胶属性和热属性与目前的导热胶和盖胶的属性相比，水平相当或更胜一筹。

一些 Virtex™-II Pro 器件 6层改成8层 封装的通知

设计文件:

• XCN05012 的资格报告

该公告描述了全部 Xilinx 器件系列内的各个封装上的模型混合物与附基片环氧材料组合。 Xilinx 生产的与 ROHS 兼容的产品已使用了该新材料组合。 器件形状、尺寸和功能不变。

设计文件:

• Qualification Report for XCN05011

Xilinx 正在世界各地的各个内部仓库中实施仓库管理系统 (WMS)。因此，自 2007 年 8 月起，许可证牌号 (LPN)，即唯一跟踪号码，会标示在标签上。产品的形状、尺寸或功能没有变化。

To announce conversion of substrate material changed from BT to ABF build-up for select Virtex®-II Pro FPGA device/package.

To communicate that Xilinx is modifying the offerings associated with these LogiCORE™ IP products.

本用户指南介绍了在 MK322 和 MK325 平台上设置和操作 RocketIO™ X BERT 参考设计。

This guide documents the PHY daughter card for use with Xilinx ML32x Development Platforms.

This document describes the features and operation of the Virtex™-II Pro X MK322 and MK325 prototype and demonstration boards.

本技术文档针对配备有个性化模块接口的 Xilinx 嵌入式开发平台，为设计定制的个性化模块提供了技术说明。

该指南描述了与Xilinx ML32x开发平台一起使用的SDRAM子卡。

带有 Xilinx ML310 或 ML410 嵌入式开发平台的 Xilinx 19 英寸 1U 架装底盘用于安装在 4-post 网络支架内，来实现远程使用、回归测试或计算与网络群集。 可以在架装底盘内的 ML310/ML410 板上添加可定制的个性化模块（提供了访问 Xilinx RocketIO™ MGT、SelectIO™ 信号和其它资源的入口）、CD-ROM 或者硬盘。

This data sheet contains products that are not recommended for new designs.

All package files are ASCII files in zip format.

This application note describes a method for bypassing the AC coupling in Virtex™-II Pro X devices. Doing so allows use of the 10 Gb/s RocketIO™ Multi-Gigabit Transceiver (MGT) in DC-coupled over-sampling applications.

设计文件:

• xapp776.zip

This application note describes a cost-optimized copy protection scheme that helps protect an FPGA against cloning. The design leverages an external secure serial EEPROM. The included reference design uses an optimized PicoBlaze™ 8-bit microcontroller. This application note provides a hardware design with associated PicoBlaze software code. The code loads a secret key into the secure EEPROM and authenticates the user system with the secure EEPROM.

设计文件:

• xapp780.zip

This application note explains how to use the Viterbi Decoder LogiCORE™ module (version 5.0 or later) to implement both trellis termination and tail biting.

设计文件:

• xapp551.zip

This application note describes the implementation of six circuits necessary to perform commonly used conversions between various chroma formats. It is accompanied by reference designs which include Generic RTL VHDL code.

设计文件:

• xapp932.zip

本应用指南描述了如何将 Spartan™-II 和 Virtex™ 系列内现有的双端口块存储器用作四端口存储器。这实际上涉及了如何折中数据存取时间（减半）和功能（加倍）。块存储器的总带宽每秒保持同样的比特数。

设计文件:

• xapp228.zip

J 驱动编程引擎为 IEEE 标准 1532 可编程逻辑器件 (PLD) 提供了迅速、直接地在系统配置 (ISC) 支持。配置一个在系统器件，编程引擎利用来自于 1532 边界扫描描述语言 (BSDL) 的配置算法信息，来使用通过 IEEE 标准 1149.1 测试访问端口 (TAP) 传输的来自于 1532 数据文件的配置数据。J 驱动可执行源代码和编程示例也可在 Xilinx 网站的下载文件包中得到。J 驱动编程引擎可以用于以下 Xilinx 系列：CoolRunner-II CPLD、XC9500/XL/XV CPLD、Spartan-3 系列 FPGA、Virtex-II 系列 FPGA 以及更新系列的 FPGA。

设计文件:

• xapp500.zip
• xapp500.zip

This application note describes a 3X-oversampling reference design that provides a 200 Mb/s to 1000 Mb/s serial interface using the Virtex™-II Pro RocketIO™ multi-gigabit transceiver (MGT). The reference design implements a 3X-oversampling circuit at the back end of the MGT and is targeted for the Fibre Channel rate of 1.0625 Gb/s.

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• xapp581.zip

UltraController-II基于嵌入Virtex™-4和Virtex-II Pro平台FPGA内的PowerPC™ 405 (PPC405)处理器核，是封装最小的嵌入式处理引擎。系统设计者能够轻松地将UltraController-II 黑盒处理引擎并入更大的ISE设计，并通过平衡FPGA架构的高性能和软件的算法灵活性来获得更大的自由度。

DEBUGHALT 控制器是一款小型的多功能 FPGA 逻辑器件，其简化了复位矢量处没有存储器的系统中或运行在完全没有高速缓存的系统中的 PowerPC™ 405 (PPC405) 处理器的设置步骤。 本应用指南附有参考设计，该设计演示了在 Virtex-II Pro™ FPGA 上的嵌入式 PPC405 处理器中实现的调试暂停模式。 DEBUGHALT 控制器设计通过 JTAG 接口实现了 PPC405 处理器的外部控制。

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• xapp571.zip
• xapp571.zip

本应用指南介绍了如何使用 Xilinx Virtex™-II Pro FPGA 中的 PowerPC™ 405 (PPC405) 以及 Xilinx 软件工具实现嵌入式处理器步锁系统。 为核实步锁功能，用户需了解如何通过 MontaVista Linux Preview Kit 构建和运行 Linux 操作系统，以及如何使用 Xilinx ChipScope™ Pro 工具探测步锁系统中的信号。

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• xapp564.zip
• xapp564.zip

本应用指南介绍了面向Virtex™-II Pro FPGA的DDR2 SDRAM存储器接口。

用于广播行业的音频与视频连接功能解决方案的长篇纲要包含先前出版的串行视频应用指南的最新更新版以及尚未发布的新设计。 获得本版所替换掉的原应用指南数列表，请参照前言。

设计文件:

• xapp514.zip
• xapp514.zip

本应用指南讨论了针对 Xilinx 复杂可编程逻辑器件 (CPLD)、现场可编程门阵列 (FPGA) 和 PROM 系列的配置和编程选项，并说明了一些用于每个系列的最普遍的配置方法。本技术文档包括针对 Virtex Spartan、XPLA3、XC9500、XC17S00 和 XC18V00 系列的配置快速入门指南。

数据恢复是使接收器能够从输入数据流里提取嵌入式时钟数据的机制。 接收器通常从相关数据流里提取该信息，但有时接收器的时钟也用于数据传输。 该应用指南里介绍的电路提供了在 Virtex™-E -7 器件、Spartan™-IIE -6 器件或是 Spartan-3 -4 器件中，数据传输速率达到 160Mb/s 速度；或者在 Virtex-II -5 器件或 Virtex-II Pro™ -6 器件中数据传输速率达到 420Mb/s 时的不完全解决方案。 该解决方案之所以是不完全的，是由于实际上没有时钟被恢复，但是到达的数据全部被提取了。 在 DLL 既可提供新时钟，也可提供另一个转换 90 度的时钟的模式里，速度受限于延迟锁定环 (DLL) 所能接受的最大频率。

设计文件:

• xapp224.zip
• xapp224.zip

本应用指南描述了通过以太网端口进行远程 FPGA 重新配置的方法。

设计文件:

• xapp441_designfiles.zip
• xapp441_designfiles.zip

Xilinx 倒装片 BGA 封装是用于 Xilinx 高性能 FPGA 产品的最新封装。 与将晶片正面朝上附于基板上并使用电线进行连接的传统封装不同，焊球凸点晶片倒装片 BGA 是倒置的，背面朝上，且导电凸点直接与层压基片上的匹配金属垫片相连。

本应用指南描述了 Xilinx Virtex™-II Pro FPGA 中发生亚稳定事件的可能性。 测试电路测量这些亚稳定事件的平均无故障时间 (MTBF)。

ISP 电路对快速原型开发而言很有用。 但是，即使是功能最强大的电路也需要稍作考虑，方可提供在系统编程的最佳结果。 本应用指南针对从您的 ISP 设计获得最佳性能所需要考虑的事项给出了简短列表。

The oversampling module described in this application note performs 3/4/5/6X oversampling. The oversampling ratio is selectable during operation to facilitate multi-rate applications. It is designed to accept 20 bits of oversampled data and to output 10 bits of extracted data to the user interface. This module can be used with the Virtex-II Pro™ RocketIO™ Multi-Gigabit Transceiver (MGT) to achieve line rates of 200 Mb/s to 1000 Mb/s.

设计文件:

• xapp572.zip

本技术文档提供了所有支持 Virtex™ 系列 FPGA 的 Xilinx 存储器接口的应用指南概述。 另外，还提供了一些常见的存储器技术的关键特性。 还简要地针对每一个应用指南描述了数据采集技术、时钟框图、FPGA 的使用资源和所支持的存储器技术。

本应用指南涉及了开始运行嵌入式开发工具套件 (EDK) 和 MontaVista Linux 所需的步骤。 其中阐述了如何设置开发环境，以及如何在 Virtex-II Pro ML300 评估平台提供的嵌入式 PowerPC 405 (PPC405) 处理器上运行 Linux。

本应用指南说明了利用现有的外部存储器接口 (EMIF) 连接 Xilinx® FPGA 与 Texas Instruments™ S320C6000 系列数字信号处理器 (DSP)。

设计文件:

• xapp753.zip

本应用指南介绍了在很多视频设计中，实现从 YCrCb 色彩空间到 RGB 色彩空间转换所需的电路。

设计文件:

• xapp931.zip

本应用指南就在增量设计流程中使用分区技术进行了讨论。 建议将逻辑密度高的模块实例、时序关键通路或时序关键模块实例划归为分区。

最新英文版本

本应用指南演示了多通道 OPB 同步 DRAM 控制器在 MicroBlaze™ 处理器系统内的用法。

设计文件:

• xapp909.zip

本应用指南介绍了构建一个可用于决定DDR存储器反馈时钟的最佳相移系统的方法。 在该系统中，DDR存储器由附在OPB或PLB上的控制器控制，在嵌入式微处理器应用中使用。 该参考系统还使用了一个使系统输出时钟相位可以在系统运行时改变的DCM，以及一个用来控制相移的GPIO核心。 GPIO输出由可以在PPC或MicroBlaze™微处理器上运行的软件应用程序控制。

设计文件:

• xapp806_MB_ph_shift.zip
• xapp806_PPC_ph_shift.zip

本应用指南描述了二维列序滤波器的实现。该参考设计包括了有效排序算法的 RTL VHDL 实现。

设计文件:

• xapp953.zip

This application note describes how to interface 3.3V differential Low-Voltage Positive Emitter Coupled Logic (LVPECL) drivers with Xilinx® 2.5V differential receivers, including Virtex®-II Pro, Virtex-II Pro X, Virtex-4, Virtex-5, Spartan®-3E, and Spartan-3 FPGA 2.5V LVPECL and Low Voltage Differential Signaling (LVDS). Several interface modifications are presented with supporting IBIS simulation results.

本应用指南对利用 Xilinx CoolRunner-II™ CPLD 来监控 Xilinx Platform Flash 配置 PROM 和 Xilinx Spartan™ 或 Virtex™ 系列 FPGA 之间的配置数据进行了阐述。目的在于确保 FFGA 的可靠配置，同时为保存在 PROM 内的一个或多个配置文件提供修订控制。

设计文件:

• xapp693.zip
• xapp693.zip

必须控制触地反弹以确保高性能 FPGA 器件的正常运行。 要特别注意在 PCB 布局过程中将板级感应系数最小化。 该技术文档描述了有助于确保设计满足接收来自于 FPGA 的信号的器件对输入负脉冲信号和逻辑低电压要求的几种计算。

设计文件:

• xapp689.zip
• xapp689.zip

Describes the 3.3V PCI solution for the Virtex®-II Pro, Virtex-4, and Virtex-5 FPGA families.

本应用指南描述了如何将 Virtex™-II、Virtex-II Pro、Virtex-4、Virtex-5、Spartan™-3 以及 Spartan-3E 器件与 3.3V 或 5V PCI 总线接口。 该设计回应了客户对下列应用的通用解决方案的需求：使用 Virtex-II 器件和 5V PCI 总线的应用，以及使用 Virtex-II Pro、Virtex-4、Virtex-5、Spartan-3 或 Spartan-3E 器件和 3.3V 或 5V PCI 总线的应用。

本应用指南描述了“纠错控制”(Error Correction Control, ECC) 模块在 Virtex™-II、Virtex-II Pro、Virtex-4 和 Virtex-5 器件中的实现。 该设计可检测和纠正全部单位元错误 (single bit error)（在由 64 位数据和 8 个校验位或由 32 位数据和 7 个校验位组成的代码字内），并可以检测数据中的双位元错误 (double bit error)。 设计采用的是汉明码 (Hamming code)，这是用于 ECC 操作的一种简单而高效的代码。 因此，该设计的性能卓越，并能提供非常高的资源利用率。

设计文件:

• xapp645.zip
• xapp645.zip

最新英文版本

This application note discusses using the provided Memory Endpoint Test (MET) demonstration driver to exercise the Programmed Input/Output (PIO) design that is delivered with the Endpoint Block Plus Wrapper, Endpoint, and Endpoint PIPE for PCI Express® Xilinx solutions.

设计文件:

• xapp1022.zip

This application note describes the steps for using the different clocking resources on the XtremeDSP Development Kits developed by Nallatech.

设计文件:

• xapp1005.zip

本技术文档详细介绍了在针对电信应用的 Virtex™ 和 Spartan™ FPGA 内实现的数字 PLL 的设计方案。对 PLL 的性能和回路稳定性进行了评估。

设计文件:

• xapp868.zip

This application note contains guidelines on reflow soldering, inspection, and rework process for Pb-free packages.

This application note describes difference-based partial reconfiguration. This type of reconfiguration is used when making small changes to design parameters including logic equations, filter parameters, and I/O standards.

The Xilinx high-performance CPLD, FPGA, and configuration PROM families provide in-system programmability, reliable pin locking, and JTAG boundary-scan test capability. This powerful combination of features allows designers to make significant changes and still keep the original device pin-outs, which eliminates the need to re-tool PC boards.

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• xapp058.zip

In embedded systems, designers can reduce component count and increase flexibility by using a microprocessor to configure an FPGA. C code illustrates the use of either Slave Serial or SelectMAP mode. CPLD design files illustrate a synchronous interface between processor and FPGA.

设计文件:

• xapp502.zip

本勘误表技术文档仅涉及 Virtex-II Pro X FPGA 的 -7 速度级别。

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• IPC-1752 Form

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