Xilinx ISE Design Suite 10.1 软件辅导资料

对于 Xilinx ISE（集成式软件环境）用户而言，一个完整的设计流程必需经过：

• ISE 设计输入流程（用于综合的 XST、Exemplar 或 Synplicity，或用于原理图设计的符号
  编辑器）
• ISE 仿真流程（与 Modelsim 的所有版本集成在一起）
• ISE 实现流程

不想通读完整 ISE 集成设计流程的用户，可以采用第三方供应商所提供的 EDIF 网表来选择只包括 ISE 实现的流程。

如需获得除可自行调节进度的辅导资料以外的高级培训，请考虑参加一项培训课程学习或索取通过我们的客户教育服务提供的在线学习课件。

Xilinx ISE 辅导资料文件
ISE Design Suite 10.1 Watch 辅导资料是完整的、使用 ISE Design Suite 10.1 开发工具的辅导资料。该辅导资料包括三种设计入门格式（原理图、VHDL 和 Verilog），并涵盖设计入门、综合、实现和仿真。

Xilinx ISE 辅导资料文件     辅导资料介绍 版本 文件大小 Xilinx Design Suite 10.1 深入辅导资料（pdf） 05/30/2008 2.92MB 设计文件 版本 文件大小 Watch 原理图设计文件（zip） 05/30/2008 82KB Watch VHDL 设计文件（zip） 05/30/2008 51KB Watch Verilog 设计文件（zip） 05/30/2008 47KB Watch EDIF 设计文件（zip） 05/30/2008 102KB