高级 VHDL

课程说明

通过学习高级技术来提高您的 VHDL 熟练程度，助您写出更稳定的、可重复使用的代码。这个全面的课程面向那些具有一定 VHDL 经验的设计者。

课程的重点是建模、测试平台、RTL/可综合设计，以及用于创建可参数化、可重用设计的技术。大部分课程时间将主要集中于动手实验上，而不是讲课上。

适应水平

FPGA 4

培训时间

2天

课程对象

具有中级 VHDL 知识的 VHDL 用户

必备条件

• 完成了利用 VHDL 进行设计课程的学习或具有建模、仿真和 RTL 编码方面的同等知识
• 除了参加过入门课程学习以外，至少有6个月的编码经验

软件工具

• Xilinx ISE® Design Suite: Logic 或 System Edition 11.1

获得的技能

完成这次培训后，您将能够：

• 编写高效且可重复使用的 RTL、测试平台和包集合
• 创建自检测试平台
• 创建实际模型
• 利用 VHDL 语言的文本 IO 功能
• 动态地存储仿真数据
• 创建参数化设计
• 创建可参数化代码，实现设计重用

课程概要

第1天

• 回顾现有知识
• 仿真原理
• 高级数据类型
• 子程序和设计特性
• 实验1：灵活的功能
• 存取类型、技术和模块
• 实验2：带有存取类型的链接表
• 利用文件 IO
• 实验3：TextIO 技巧

第2天

• RTL 设计和 Xilinx
• VHDL 的好东西
• 实验4：创建真实仿真
• 支持多个平台
• 实验5：支持多个平台
• 非整数值
• 实验6：实现定点和浮点数
• 课程总结

实验说明

• 实验1：灵活的功能 - 构建和使用预定义特性来创建功能和规程，自动调节变元的大小，利用无约束端口创建可重用模块。
• 实验2：带有存取类型的链接表 - 创建链接表来采集任意大小的数据组。本实验还包含一个可重复使用的帮助包，能够用它来管理单链接列表。
• 实验3：TextIO 技巧 - 利用 std_logic_TextIO 包提供的、用于 std_logic 和 std_logic_vector 的 TextIO 扩展，通过文本文件加载用于综合的存储器。
• 实验4：创建真实仿真 - 创建带有抖动和其它真实因素的扩频时钟。模型开发板和行为元件延迟。
• 实验5：支持多个平台 - 有效利用配置语句、条件发生和脚本来修改 VHDL 主题。
• 实验6：实现定点和浮点数 - 创建简单的定点数学实例，并与 IEEE_PROPOSED 定点和浮点模型进行对比。

客户评价 

• 我参加过很多培训课程的学习，但这次是最好的。
  
  
  
• 培训课程很好，并且特别适合学生的水平。我们采用小班制，并且指导老师教授的内容正是我们所需要的。
  
  
  
• 指导老师很好，知识非常渊博，并且有问必答。
  
  
  
• 我们的指导老师是我遇到的最好的老师之一...让我想起了我的大学时光。