高级 FPGA 设计

课程介绍

高级 FPGA 设计解决了 ISE® 11.1 Design Suite 和 Xilinx 硬件最复杂的内容。在此次为期2天的培训中，7个实验提供了动手操作的经验，并且还涉及 Xilinx 综合技术（XST）工具。本课程要求完成了 FPGA 设计基础 和性能设计两门课程的学习。最好具备中级程度关于Verilog 或 VHDL 方面的知识，至少具备6个月的利用 Xilinx 工具和 FPGA 进行设计的经验。本课程中的演讲材料涉及 ISE 11.1 工具和 Virtex®-5 与 Spartan®-3E FPGA。

适应水平

FPGA 4

培训时间

2 天

课程对象

那些希望接受利用 Xilinx 工具提高 FPGA 性能和利用率以及生产率方面的高级培训的工程师

必备条件

• FPGA 设计基础
• 性能设计
• 最好具备 VHDL 或 Verilog 方面的中级知识
• 至少具备6个月的使用 Xilinx 工具和 FPGA 进行设计的经验

软件工具

• Xilinx ISE Design Suite: System Edition 11.1

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

• 创建和编辑用户约束文件（UCF）
• 确定源同步和系统同步接口所需的 I/O 时序约束与设计修订
• 通过 Tcl 命令行实现设计
• 通过使用 SmartGuide™ 技术来保存设计结果
• 利用 PlanAhead™ 工具创建区域约束
• 在 ChipScope™ Pro 工具中修改感兴趣的信号，以便利用 FPGA Editor 进行板级调试

课程概要

• 介绍
• 实验1：时序收敛检查
• UCF 编辑
• 实验2：UCF 编辑
• 高级 I/O 时序
• 实验3：高级 I/O 时序
• Tcl 脚本
• 实验4：Tcl 脚本
• SmartCompile 技术设计保存技巧
• 实验5：SmartGuide 技术
• 有效的布局规划
• 实验6：布局规划
• FPGA Editor：查看并编辑已布线的设计
• 实验7：高级 FPGA Editor

实验介绍

注：实验将以 Xilinx ISE 11.1 软件为基础。

• 实验1：时序收敛检查 - 利用约束编辑器来输入时序收敛。
• 实验2：UCF 编辑 - 将约束直接写入 UCF 文件，以便指导设计的性能结果。
• 实验3：高级 I/O 时序 - 包含 I/O 接口的时序约束。分析时序，确定修改以便优化接口时序。
• 实验4：Tcl 脚本 - 将 ISE 工具控制命令写入 Tcl 脚本文件，以便创建项目和实现设计。探索如何将 Tcl 接口和项目浏览器工具整合到一起。
• 实验5：SmartCompile 技术 – 利用 SmartGuide 技术来保留一个迭代到下一个迭代的时序结果。
• 实验6：布局规划 - 利用已布局约束实现设计，从而提升未布局设计的时序结果。
• 实验7：FPGA Editor - 利用 FPGA Editor 来查看和编辑设计。迅速查找和交换感兴趣的 ChipScope Pro 工具核的信号。