CPLD 设计基础

课程说明

本课程为您提供了使用 ISE® 系列软件工具，利用 Xilinx CPLD 进行设计的入门知识。您将了解到 ISE 软件流程的基本知识以及如何解释 CPLD 报告来实现性能最佳的设计。本课程涵盖了 ISE 特性，如约束编辑器和 PACE。其它专题包括设计规划、实现选项和全局时序约束。最后，您还要利用 Xilinx 配置软件来配置 CPLD 演示板。

适应水平

基础

培训时间

1天

课程对象

对 CPLD 设计感兴趣、具备 HDL（VHDL 或 Verilog）基本知识的数字设计师，以及对 Xilinx CPLD 和/或 ISE 软件知之甚少的人

必备条件

• 具备 HDL 基本知识（VHDL 或 Verilog）
• 数字设计经验

软件工具

• Xilinx ISE 9.1i SP3

获得的技能

完成这次培训后，您将能够：

• 介绍 Xilinx 可以提供哪些产品以及 CoolRunner™-II CPLD 适用于哪些领域
• 鉴别 CoolRunner-II CPLD 的基本架构资源
• 介绍 CPLD 工具流程：设计输入、综合、实现和编程
  
• 指定全局时序约束和引脚分配
  
• 通过 ISE 软件来访问和实现基本的和高级的 CPLD 软件选项

课程概要

• 课程安排
  
• Xilinx 产品简介
  
• CoolRunner-II CPLD 架构
  
• CPLD 软件流程
  
• 实验1：Xilinx CPLD 工具流程
  
• 阅读 CPLD 报告
  
• 全局约束
  
• 实验2：CPLD 约束
  
• CPLD 软件选项
  
• 实验3：CPLD 实现选项

实验说明

• 实验1：Xilinx CPLD 工具流程 - 在 ISE 软件的项目浏览器（Project Navigator）中创建一个新项目。利用默认软件选项来实现
  设计，利用 iMPACT - Xilinx
  在系统编程（ISP）软件
  - 来配置 CoolRunner-II CPLD 演示板。
• 实验2：CPLD 约束 - 采用约束来规定
  CPLD 演示板项目的时钟频率、引脚位置和 I/O 标准。适配设计，分析时序和适配报告来确定性能和 I/O
  布局。
  
• 实验3：CPLD 实现选项 - 采用默认软件选项来实现设计，并根据设计要求来评估设计性能。将 PERIOD 的全局时序约束应用到设计中。修改软件选项，添加 I/O 约束来满足设计的时序目标。

客户评价 

• 指导老师很友好，并且知识也很广博
  
  
  
• 我认为这门课真的很好。指导老师很专业，并且也很注重我们的提问
  
  
  
• 实验很有帮助。实践出真知。