性能设计

课程说明

参加性能设计课程学习能够帮助您创建更高效的 FPGA 设计。本课程能够帮助您优化设计，以便用于更小的 FPGA 中或更低的速度级别下，进而削减系统成本。另外，通过掌握本课程介绍的工具和设计方法，您将能够加快设计创建步伐、缩短开发时间和降低成本。

发布日期

2009年10月

适应水平

FPGA 3

培训时间

2天

课程对象

对 FPGA 设计优化感兴趣、具备 HDL 中级知识和拥有 Xilinx ISE® 软件工具使用经验的 FPGA 设计者。

必备条件

• 完成了 FPGA 设计基础课程的学习或具有 FPGA 架构特性方面的同等知识；Xilinx 实现软件流程；阅读时序报告；基本 FPGA 设计技术；全局时序约束和约束编辑器
• HDL 中级知识（VHDL 或 Verilog）
• 深厚的数字设计背景

推荐 REL

• 基本 HDL 编码技术（第1部分和第2部分）
• Spartan-3 FPGA HDL 编码技术（第1部分和第2部分）
• Virtex-6 和 Spartan-6 FPGA HDL 编码技术（第1部分和第2部分）
• 功耗估计

软件工具

• ISE Design Suite: Logic 或 System Edition 11.3

获得的技能

完成此次全面的培训后，您将拥有完成下列操作所需的技能：

• 介绍 Virtex®-6 FPGA 和 Spartan®-6 FPGA 的架构特性
• 利用 CORE Generator™ 软件系统来创建内核并将其整合到您的设计流程中
• 介绍 Virtex-6 和 Spartan-6 FPGA 的时钟特性以及它们是如何提升性能的
• 通过复制寄存器和流水线来提升性能
• 通过添加合适的同步电路来提高系统可靠性
• 介绍不同的综合选项以及它们如何提升性能
• 介绍实现时序收敛的流程
• 利用时序分析器报告来确定设计瓶颈
• 利用高级时序约束来实现您的性能目标
• 利用高级实现选项来提升设计性能

课程概要

第1天

• 回顾 FPGA 设计基础
  
• 利用 FPGA 资源进行设计
  
• CORE Generator 软件系统
• 基本 FPGA 时钟资源
• Virtex-6 和 Spartan-6 FPGA 时钟资源
• 实验1：利用 FPGA 资源进行设计
• FPGA 设计技术
• 综合技术
• 实验2：综合技术

第2天

• 实现时序收敛
  
• 实验3：回顾全局时序约束
  
• 时序组和 OFFSET 约束
• 特定路径的时序约束
• 实验4：实现时序收敛
• 高级实现选项
• 实验5：性能设计
• 实验6：FPGA Editor 演示（可选）
• ChipScope Pro 软件（可选）
• 实验7：ChipScope Pro 软件（可选）

实验说明

• 实验1：利用 FPGA 资源进行设计 - 利用 CORE Generator™ 工具创建 block RAM 和时钟 FPGA 核例示这些内核和其它时钟资源并实现设计。
  
• 实验2：综合技术 - 实验不同的综合选项（包括时序约束、资源共享、综合优化工作和寄存器均衡），查看结果。
• 实验3：回顾全局时序约束 - 利用约束编辑器来输入全局时序约束。
• 实验4：实现时序收敛 - 回顾时序报告，输入特定通道的时序约束以便全面介绍性能要求。
• 实验5：性能设计 - 仅使用实现选项与 SmartXplorer 来改善性能和实现最佳结果。
• 实验6：FPGA Editor 演示（可选） - 利用 FPGA Editor 来查看设计并为内网添加探针。
• 实验7：ChipScope Pro 软件（可选）- 为设计添加内部逻辑分析器以便进行实时调试。

客户评价 

• 指导老师很好，知识也很渊博
  
  
  
• 我们的指导老师很友好，口碑好，并且还跟我们分享了他的动手经验。课程进度很完美；他对课程时间的掌控也很好，并且很好地平衡了讲解、演示、实验和一对一问答。总的来说，该培训课程是我所遇到的最好的培训课程之一。
  
  
  
• 指导老师将培训材料变得很好懂。每天8小时的不间断学习让我们很能真正吸收课程材料的内容，但 Bill 见闻广博，并且让培训课程变得很有趣。