面向性能的设计

课程介绍

参加性能设计课程学习可以帮助您创建更高效的设计。这一课程将帮助您在更小的 FPGA 中或更低的速度级别下安装您的设计，进而降低系统成本。另外，通过掌握本课程介绍的工具和设计方法，您将能够加快设计步伐、缩短开发时间和降低成本。

适应水平

FPGA 3

培训时间

2 天

课程对象

具备 HDL 中级知识和拥有 Xilinx ISE® 软件工具使用经验的 FPGA 设计者

必备条件

• 完成了 FPGA 设计基础课程的学习或具有 FPGA 架构特性方面的相关知识；Xilinx 实现软件流程；阅读时序报告；基本 FPGA 设计技术；全局时序约束；和 Xilinx 约束编辑器的使用。
• HDL 中级知识（VHDL 或 Verilog）
• 深厚的数字设计背景

推荐 REL

• 基本 HDL 编码技术（第1部分和第2部分）
• Spartan-3 FPGA HDL 编码技术（第1部分和第2部分）
• Virtex-5 FPGA HDL 编码技术 REL（第1部分和第2部分）
• 功耗估计

软件工具

• ISE Design Suite: System Edition 11.1
• Synplicity Synplify Pro 软件 C-2009.03

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

• 介绍实现时序收敛的流程
• 介绍 Virtex®-5 FPGA 的架构特性
• 介绍数字时钟管理器（DCM）和锁相环（PLL）的特性，以及如何利用他们来提升性能
• 通过复制寄存器和流水线来提升性能
• 通过添加合适的同步电路来提高系统可靠性
  
• 介绍不同的综合选项以及它们如何提升性能
• 利用 CORE Generator™ 软件系统来创建内核并将其整合到您的设计流程中
  
• 在包含内核的 FPGA 设计上进行行为仿真
  
• 利用时序分析器报告来确定设计瓶颈
  
• 利用高级时序约束来实现您的性能目标
• 利用高级实现选项来提升设计性能

课程概要

第1天

• 回顾 FPGA 设计基础
  
• 利用 Virtex-5 FPGA 资源进行设计
  
• CORE Generator 软件系统
• 实验1：CORE Generator 软件系统
• 设计时钟资源
• 实验2：设计时钟资源
• FPGA 设计技术
• 综合技术
• 实验3：综合技术

第2天

• 实现时序收敛
  
• 实验4：回顾全局时序约束
  
• 时序组和 OFFSET 约束
• 特定路径的时序约束
• 实验5：实现时序收敛
• 高级实现选项
• 实验6：性能设计
• 实验7：FPGA Editor 演示（可选）
• ChipScope Pro 软件（可选）
• 实验8：ChipScope Pro 软件（可选）

实验说明

• 实验1：CORE Generator 软件系统 - 创建内核，将内核例示到 VHDL 或 Verilog 源代码中，实现设计。
  
• 实验2：设计时钟资源 - 利用时钟控制向导来配置 DCM 和全局时钟缓冲器资源。例示这些资源，实现设计。
• 实验3：综合技术 - 实验不同的综合选项（包括时序约束、资源共享、综合优化工作和寄存器均衡），查看结果。对于 Xilinx XST 和 Synplify Pro 软件都有该实验的各种版本。
• 实验4：回顾全局时序约束 - 利用约束编辑器来输入全局时序约束。
• 实验5：实现时序收敛 - 回顾时序报告，输入特定通道的时序约束来实现性能目标。
• 实验6：性能设计 - 仅使用实现选项来改善性能和实现最佳结果。
• 实验7：FPGA Editor 演示 - 利用 FPGA Editor 来查看设计并为内网添加探针。
• 实验8：ChipScope Pro 软件 - 为设计添加内部逻辑分析器以便进行实时调试。