CPLD 性能设计

课程说明

CPLD 性能设计是一门中级课程，全面介绍了 CPLD 软件流程。通过使用本课程教授的技术，您能够提升设计性能，并且尽可能最好地利用 Xilinx CPLD 架构。

本课程采用 ISE® 9.1 软件，包括约束编辑器和时序分析器。其它专题包括 CPLD 逻辑引擎知识、功耗估算、适配困难设计。

适应水平

中级

培训时间

1天

课程对象

对 CPLD 设计优化感兴趣、具备 HDL（VHDL 或 Verilog）基本知识的数字设计师，以及具有利用 Xilinx CPLD 进行设计经验的人。或者，最近完成了 CPLD 设计基础课程学习的人。

必备条件

• 具备 HDL 基本知识（VHDL 或 Verilog）
• 数字设计知识和 Xilinx CPLD 经验
• 完成了 CPLD 设计基础课程的学习或具有同等的 CPLD 架构知识；Xilinx 实现软件流程和选项；全局约束、约束编辑器或 PACE；和阅读适配与时序报告
• 具有软件工具流程和全局时序约束方面的经验

软件工具

• Xilinx ISE® 9.1i

获得的技能

完成此次全面的培训后，您将拥有完成下列操作所需的技能：

• 利用所学技术将更多的逻辑应用到器件中
• 介绍 CoolRunner™-II CPLD 时序模型以及如何将它用于分析设计性能
• 介绍 CoolRunner-II CPLD 架构的高级功能
• 估计 CPLD 设计的功耗

课程概要

• 课程安排
• 回顾 CPLD 设计基础
• 用于 CPLD 的 XST
• 高级适配
• 处理不适配情况
• 实验1：适配
• CPLD 时序
• 实验2：CPLD 时序
• CPLD 逻辑引擎
• 编码技术
• CPLD 最佳设计方法
• 功耗估计

实验说明

• 实验1 - 适配：利用在以前的课程中学到的知识和技术来将设计应用到更小的器件中去。
• 实验2 - CPLD 时序：分析设计时序，创建测试平台以便验证设计性能。

客户评价 

• 该培训课程很有帮助。这正是我们需要的水平。谢谢！
  
  
  
• 我参加过8门 Xilinx 培训课程的学习，但这次是最好的。
  
  
  
• 非常好。我喜欢圣何塞的培训设施。如果有机会，我会很高兴参加更多培训课程的学习。