FPGA 设计基础

课程介绍

利用 ISE™ 软件工具实现设计并深刻理解 Xilinx FPGA 架构。从专业人士那里获得最佳设计实践经验，并了解 Xilinx 设计流程的细节。

本课程涉及 ISE 10.1 的特性，如 Architecture Wizard 和布局规划编辑器。其它主题还包括设计计划、实现选项、全局时序约束等。了解改善整体设计性能方面的信息，请继续学习性能设计课程，该课程基于本课程涉及的基本原理。

注：FPGA 设计基础的必备条件之一就是完成了下列 FPGA 基本架构课程的学习。登录 www.xilinx.com/cn/education，并点击录制的在线学习链接查看这些录制的课件。

水平

初级

培训持续时间

1天

谁应该参加？

具备 HDL（VHDL 或 Verilog）应用知识的数字设计者和对 Xilinx FPGA 了解不多的人员

必备条件

• FPGA 基本结构：Slice 和 I/O 资源 REL*
• FPGA 基本结构：存储器和时钟 REL*
• FPGA 基本架构：Architecture Wizard 和布局规划编辑器 REL*
• HDL 应用知识（VHDL 或 Verilog）
• 数字设计经验

推荐

• 基本 HDL 编码技巧 REL*（第1和2部分）
• Spartan-3 FPGA HDL 技巧 REL*（第1和2部分）
• Virtex-5 FPGA HDL 技巧 REL*（第1和2部分）

软件工具

• 带有 ISE 仿真器的 ISE Foundation™ 软件 10.1

获得的技能

完成这次全面的培训后，您将拥有完成下列操作所需的技能：

• 利用 Xilinx 项目浏览器（Project Navigator）来实现和仿真 FPGA 设计
• 阅读报告，并确定是否满足了设计目标
• 利用 Architecture Wizard 来创建 DCM 例示
• 利用布局规划编辑器和 PinAhead 来实现出色的引脚分配
• 利用 Xilinx 约束编辑器来输入全局时序约束
• 定位并调整实现选项

课程概要

• 课程日程
• Xilinx 工具流程
• 实验1：Xilinx 工具流程
• 阅读报告
• 实验2：Architecture Wizard 和布局规划编辑器/PACE
• 实验3：利用 PinAhead 实现 I/O 引脚预分配
• 全局时序约束
• 实验4：全局时序约束
• 实现选项
• 实验5：实现选项
• 同步设计技巧
• 课程总结

实验说明

• 实验1：Xilinx 工具流程 - 在 ISE 项目浏览器中创建新项目，并在设计过程中使用 Architecture Wizard 和布局规划编辑器或 PACE。采用默认软件选项来实现设计。将对设计进行仿真，并且将其下载到 Spartan®-3E FPGA 1600 演示板上。
• 实验2：Architecture Wizard 和布局规划编辑器/PACE - 利用 Architecture Wizard 定制 DCM，并将 DCM 整合到设计中。利用布局规划编辑器来分配引脚位置和实现设计。
• 实验3：利用 PinAhead 实现 I/O 引脚预分配 - 本实验介绍了利用 PinAhead 进行出色的 I/O 引脚分配方面的基础知识。执行加权平均同步转换输出（WASSO）分析来避免触底反弹，并利用设计规则检查器来按照 I/O banking 规则行事。
• 实验 4：全局时序约束 - 使用 Xilinx 约束编辑器输入全局时序约束。回顾映像后静态时序报告，实际验证时序约束。使用布局布线后静态时序报告，决定每个时序约束的最长约束路径。
• 实验 5：实现选项 - 调整处理特性和 I/O 配置选项，提高设计性能。