ISE 设计工具流程
课程说明
ISE 设计工具流程介绍了 FPGA 开发周期的背景和框架。本课程会向那些不熟悉 FPGA 设计的人介绍适当的规划技巧、策略和 FPGA 工具流程来加快和实现 FPGA 设计。
该流程包括行为规范、FPGA 的调协规范、综合、验证，直到实现和下载。在整个设计周期中，会介绍项目浏览器工具内的各种工具。
发布日期
2009年9月
适应水平
FPGA 1
培训时间
1天
课程对象
不熟悉 FPGA 设计、需要了解 FPGA 设计周期和 ISE® 11.3 设计工具的主要方面的数字设计者
必备条件
- VHDL 或 Verilog 语言的基本知识
推荐 REL
软件工具
- Xilinx ISE Design Suite: Logic 或 System Edition 11.3
获得的技能
完成这次培训后，您将能够：
- 介绍整个项目规划流程
- 在 ISE 软件中创建一个新的项目浏览器（Project Navigator）项目
- 列出 ISE 软件中提供的设计流程
- 访问和修改 Xilinx 综合技术（XST）综合选项
- 利用 PinAhead 分配引脚位置
- 利用 Xilinx 约束编辑器输入全局时钟约束
- 利用 ISim 仿真器进行设计仿真
课程概要
第1天
- 课程安排
- 项目规划
- 项目浏览器中的项目
- 实验1：项目浏览器中的项目
- HDL 综合和 XST
- 实验2：XST 综合选项
- 约束和 PinAhead
- 实验3：PinAhead
- ISim 仿真器
- 实验4：ISim 仿真器
- 其它特性
- 总结
实验说明
- 实验1：项目浏览器中的项目 - 获得全面的、在 ISE 软件中实现 HDL 流程的动手经验。创建新项目，添加源文件，综合设计，利用误差导航特性来修改 HDL 代码。
- 实验2：：综合选项 - 修改 XST 综合特性，阅读综合报告来对比综合结果和实现结果，并且利用原理图查看器进行设计评估。
- 实验3：PinAhead - 复习演示板技术文档来确定最终管脚，并且利用 PinAhead 来分配引脚位置约束和引脚特性。
- 实验4：ISim 仿真器 - 利用项目浏览器来查看 HDL 测试平台，利用 ISim 仿真器进行仿真，查看输出波形，添加信号，并修改查看过的格式。
客户评价
- 该课程极大的拓展了我的 ISE 知识面。谢谢！
- 课程很好，提供数字格式的材料也很好。