利用 PlanAhead 分析和设计工具进行设计

课程说明

学习通过使用 PlanAhead™ 软件提升设计性能和实现可重复结果。专题包括：产品简介、综合和项目技巧、设计分析、创建布局规划、改善性能、实验实现选项、增量设计方法、基于模块的 IP 设计和 I/O 引脚分配。

注：本课程中提供的动手实验和跟 PlanAhead 工具捆绑的辅导资料相同。本课程还附有教师指导的讲座和演示。

发布日期

2009年6月

适应水平

FPGA 3

培训时间

2天

课程对象

对通过分析和利用设计的物理实现得到最佳性能表现感兴趣的 FPGA 设计师、系统结构师和系统工程师

必备条件

• 完成了 FPGA 设计基础课程的学习或具有 FPGA 架构和 Xilinx ISE® 软件流程的同等知识
• 最好完成了性能设计课程的学习

软件工具

• Xilinx ISE Design Suite: Logic 或 System Edition 11.1

获得的技能

完成此次全面的培训后，您将拥有完成下列操作所需的技能：

• 利用 PlanAhead 工具的特性和优势
• 将设计导入 PlanAhead 工具项目环境
• 分配 I/O 引脚和时钟逻辑
• 运行设计规则检查器（DRC），进行加权平均同步转换输出（WASSO）分析
• 导入 HDL 源，阐述和分析 RTL 网表
• 利用不同的实现策略实现设计
• 分析设计统计数据、连接功能、时序和布局结果
• 插入 ChipScope™ Pro 工具调试内核
• 对设计进行布局规划，以便提升性能，提高一致性
• 利用与 ISE 工具项目浏览器（Project Navigator）环境整合到一起的 PlanAhead 工具

课程概要

第1天

• PlanAhead 工具的优势和特性简介
• 实验1：利用 PlanAhead 工具着手设计
• I/O 引脚和时钟规划
• 实验2：I/O 引脚分配
• RTL 开发和分析
• 实验3：RTL 开发和分析
• 实现设计
• 实验4：利用 PlanAhead 工具实现设计

第2天

• 设计分析
• 实验5：设计分析
• 布局规划技术
• 实验6：布局规划
• 利用 ChipScope 工具进行调试
• 实验7：利用 ChipScope 工具进行调试
• 利用 PlanAhead 工具实现项目浏览器集成
• 实验8：利用带有项目浏览器的 PlanAhead 工具
• 课程总结

实验说明

注：本课程中的所有实验可从与 PlanAhead 软件捆绑的自导辅导资料获得。

• 实验 1：利用 PlanAhead 工具着手设计 - 讲述了将综合设计导入 PlanAhead 工具以便开始布局规划的步骤。同时还介绍了 PlanAhead 工具环境和视图。
• 实验 2：I/O 引脚分配 - 介绍了用于执行 I/O 引脚分配的 PinAhead 环境。您可以创建项目，导入/导出 I/O 端口列表，创建 I/O 端口和接口，并完成引脚分配。
• 实验 3：RTL 开发和分析 - 介绍了 RTL 开发和分析环境。您将会分析 RTL 逻辑层次、RTL 原理图、RTL 资源估算和进行 RTL 设计规则校验（DRC）。
• 实验4：利用 PlanAhead 工具实现设计 - 介绍了 front-to-back RTL-比特流设计流程。您将会执行综合、导入综合结果、设计实现以及设计导入和分析实现等操作。
• 实验5：设计分析 - 介绍了 PlanAhead 软件的预实现和后实现设计分析特性。
• 实验6：布局规划 - 介绍了 PlanAhead 工具的某些功能以及利用它设计高端 FPGA 的优势。
• 实验7：利用 ChipScope 工具进行调试 - 介绍了用于调试设计的 ChipScope 工具以及 ChipScope™ Pro 内核和工具。
• 实验8：利用带有项目浏览器的 PlanAhead 工具 - 介绍了整合到 ISE 软件项目浏览器环境中的 PlanAhead 工具的某些功能和优势。

客户评价 

• 指导老师教得很好，并且培训课程很有趣。有很多学生参与环节，这很好。
  
  
  
• 总的来说，这是一次很好的经历。指导老师的知识非常渊博，并且讲解进度也安排得很好。实验内容很合适，并且计划也很周详。
  
  
  
• 好课。我学到了很多东西。