利用 Spartan-6 和 Virtex-6 系列进行设计

课程说明

对学习如何有效利用 Spartan®-6 或 Virtex®-6 FPGA 架构资源感兴趣？本课程面向有经验的和没有经验但已经完成 FPGA 设计基础课程学习的 FPGA 设计者。本课程着重了解和适当设计这些常见器件系列内的主要资源。

涉及的专题包括器件简介，CLB 构建，DCM 和 PLL 时钟控制资源，全局、局部和 I/O 时钟控制技巧，存储器，DSP 和源同步资源。还介绍了各个子系列（EMAC、PCI Express® 技术和 GTP 收发器）内的存储器控制器支持和专用硬件资源。

本课程还详细讨论了适当的 HDL 编码技术，使得设计者能够避免常见错误，并充分发挥 FPGA 的最大优势。本课程采用课件和实验相结合的方式，使得您能够实际动手操作教授的原理。

注：还提供为期2天的仅 Spartan-6 系列或 Virtex-6 系列课程。

发布日期

2009年7月

适应水平

FPGA 3

培训时间

3天

课程对象

那些对 Virtex-6 和/或 Spartan-6 FPGA 设计培训感兴趣并且已经完成 FPGA 设计基础课程学习的人。

必备条件

• FPGA 设计基础课程
• 中级 VHDL 或 Verilog 知识

软件工具

• Xilinx ISE® Design Suite: Logic 或 System Edition 11.1

获得的技能

完成此次全面的培训后，您将拥有完成下列操作所需的技能：

• 介绍6输入 LUT 的所有功能以及 Spartan-6 和 Virtex-6 FPGA 的 CLB 构建
• 规定 Spartan-6 和 Virtex-6 FPGA 的 CLB 资源及可用 Slice 配置
• 定义可用于 Spartan-6 和 Virtex-6 FPGA 的 block RAM、FIFO（Virtex-6 FPGA）与 DSP 资源
• 适当设计 I/O 模块和 SERDES 资源
• 确定各个系列包含的 DCM（Spartan-6 FPGA）、PLL 和时钟布线资源
• 鉴别面向 Spartan-6 FPGA 的硬存储器控制模块的特性和支持的存储器控制器
• 鉴别支持的、面向 Virtex-6 FPGA 的软存储器控制器
• 适当编写 HDL 代码，发挥这些器件的最大优势
• 介绍用于所有 Spartan-6 和 Virtex-6 FPGA 系列的其它专用硬件

课程概要

第1天

• Spartan-6 FPGA 简介
• Virtex-6 FPGA 简介
• CLB 架构
• 实验1：CLB 资源
• Spartan-6 和 Virtex-6 FPGA 存储器资源
• Spartan-6 和 Virtex-6 FPGA DSP 资源

第2天

• 实验2：DSP 资源
• 基本 I/O 资源
• Spartan-6 FPGA I/O 资源
• Virtex-6 FPGA I/O 资源
• 实验3：I/O 资源
• 基本时钟控制资源
• Spartan-6 FPGA 时钟控制资源

第3天

• Virtex-6 FPGA 时钟控制资源
• 实验4：时钟控制资源
• Spartan-6 和 Virtex-6 FPGA 存储器控制器
• HDL 编码技术
• 实验5：HDL 编码技术
• Spartan-6 和 Virtex-6 FPGA 内的专用硬件

仅 Spartan-6 系列课程概要

第1天

• Spartan-6 FPGA 简介
• CLB 架构
• 实验1：CLB 资源
• 存储器资源
• DSP 资源
• 实验2：DSP 资源
• 基本 I/O 资源
• Spartan-6 FPGA I/O 资源
• 实验3：I/O 资源

第2天

• 基本时钟控制资源
• Spartan-6 FPGA 时钟控制资源
• 实验4：时钟控制资源
• 存储器控制器
• HDL 编码技术
• 实验5：HDL 编码技术
• 专用硬件

仅 Virtex-6 系列课程概要

第1天

• Virtex-6 FPGA 简介
• CLB 架构
• 实验1：CLB 资源
• 存储器资源
• DSP 资源
• 实验2：DSP 资源
• 基本 I/O 资源
• Virtex-6 FPGA I/O 资源
• 实验3：I/O 资源

第2天

• 基本时钟控制资源
• Virtex-6 FPGA 时钟控制资源
• 实验4：时钟控制资源
• 存储器控制器
• HDL 编码技术
• 实验5：HDL 编码技术
• 专用硬件

实验说明

实验1：CLB 资源 - 全面体验 CLB 架构。综合32位增量器和终端计数逻辑与流水线寄存器。验证哪些资源适于跟 XST 内提供的 RTL 和技术查看器一起使用。利用 FPGA Editor 检查实现结果。

实验2：DSP 资源 - 利用 XST 来综合和实现 24x17 MAC。通过 FPGA Editor 验证器件用法。利用 CORE Generator™ 工具构建、例示和实现宽流水线乘法器。利用 FPGA Editor 验证结果。

实验3：I/O 资源 – 利用 ISE 工具，完成发射 SERDES 数据通路的构建。通过仿真探索各种模块的性能。还利用 FPGA Editor 来探索用于构建高速接口的 Spartan-6 或 Virtex-6 FPGA 通道的物理资源。

实验4：时钟控制资源 – 利用时钟控制向导构建和优化适当的 PLL、DCM 和时钟布线资源。还将这些资源例示到设计中。实现设计之后，利用 FPGA Editor 验证硬件用法，并探索芯片布局的其它方面。

实验5：HDL 编码技术 - 利用 XST 将各种元件综合到设计中，评价适当的 HDL 编码技术对实现结果的尺寸和速度的影响。

客户评价 

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