录制的在线学习课程
我们提供录制的在线学习课程，供您方便的时候访问学习。免费提供，专题范围广，从高级软件更新和 ASIC 到 FPGA 转换策略，再到器件架构的详细说明。立即查看！
FPGA 设计课程
FPGA 基本配置
该课程包含2部分。完成此次为期50分钟的两个模块的课程学习之后，您就能够介绍 FPGA 配置引脚，选择适当的 FPGA 配置机制，将多个 FPGA 连接到配置菊花链中，说明现有的原型开发硬件。
- 开始第1部分
- 开始第2部分
FPGA 基本架构：Architecture Wizard 和 PinAhead - 开始
完成此次为期30分钟的课程学习之后，您就能够列出 Architecture Wizard 的至少2种用法，辨别 PinAhead 的2个特性，为 Xilinx FPGA 实现高级引脚分配。
FPGA 基本架构：存储器和时钟控制资源 - 开始
完成此次为期30分钟的课程学习之后，您就能够辨别Virtex®-5 FPGA 的基本存储器和时钟控制资源，列出专用资源，指出 Spartan®-3 和 Virtex-5 FPGA 之间的区别。
FPGA 基本架构：Slice 和 I/O 资源 - 开始
完成此次为期32分钟的课程学习之后，您就能够介绍 Virtex-6 FPGA 内的基本 Slice 和 I/O 资源。
ChipScope™ Pro 软件（带实验） - 开始
完成此次为期27分钟的课程学习之后，您就能够说明 ChipScope Pro 软件的价值，介绍它的工作原理，列出相关内核，利用 Core Generator 和内核插入器软件，进行调试规划和利用 ChipScope Pro 软件进行调试。实验链接见录制课程底部。
Spartan®-3E FPGA 架构 - 开始
完成此次为期43分钟的课程学习之后，您就能够说明 Spartan-3E FPGA 与 Spartan-3 FPGA 有哪些区别，确定 Spartan-3E FPGA 架构是否满足您的应用要求，介绍 Spartan-3E FPGA 平台的新特性。
Spartan-3 FPGA 架构简介 - 开始
完成此次为期31分钟的课程学习之后，您就能够介绍 Spartan-3 架构、主要技术和目标市场，以及设计输入、实现和验证软件支持特性。您还能够介绍面向 DSP 的系统解决方案、MicroBlaze™ 嵌入式处理器和通信连接功能的系统解决方案。
全局时序约束 - 即将推出
完成此次为期15分钟的课程学习之后，您就能够将全局时序约束应用到简单的同步设计中，并利用约束编辑器来指定全局时序约束。
区域约束 - 开始
完成此次为期27分钟的课程学习之后，您就能够利用区域约束实现高效布局，通过关键通路分组利用区域约束来提高设计速度，使用区域约束实现设计时钟本地化（和最大化），并将区域约束应用到增量设计流程中。
时序收敛流程 - 开始
完成此次为期71分钟的课程学习之后，您就能够介绍整个用于实现时序收敛的流程，指定实现时序收敛所需的主要元素，说明内核和编码对于实现高性能的重要性，列出时序收敛内的主要实现选项，说明从哪里可以获得时序收敛流程中各个步骤方面的更多信息。
在 Virtex-4 FPGA 中实现性能突破 - 开始
完成此次为期57分钟的课程学习之后，您就能够介绍 Virtex-4 FPGA 的优势，讨论如何实现最佳 FPGA 性能，说明 Virtex-4 FPGA 的性能对比技术。
Virtex-II FPGA 的时钟控制技术 - 开始
完成此次为期34分钟的课程学习之后，您就能够介绍 DCM、BUFGMUX 及全局布线资源的特性和局限性，解释如何为您的设计制定时钟分配策略。
SPI-4.2 - 开始
完成此次为期38分钟的课程学习之后，您就能够辨别 OSI 7 层模型的基础知识，介绍 SPI-4.2 解决方案的协议、规范和竞争优势，解释 SPI-4.2 解决方案是如何适于 OSI 7 层模型的。
IC 封装 - 开始
完成此次为期41分钟的课程学习之后，您就能够确定最适合您的设计目标的 IC 封装，列出 IC 封装内的各个发热源，辨别和规定关键热变量，讨论 Xilinx 制定的、用于管理散热预算的规范。
DDR-I SDRAM 存储器接口 - 开始
完成此次为期35分钟的课程学习之后，您就能够列出能够实现高速存储器接口设计的 Virtex-II 和 Virtex-II Pro 器件特性，计算 Virtex-II 系列 DDR-I 接口设计的时序余量，访问 Xilinx 网站上的存储器资源（包括 Xilinx 存储器工具套件）。
面向 ASIC 用户的 FPGA 设计（带实验）
面向 ASIC 用户的 FPGA 设计课程能够帮助您通过利用您的 ASIC 设计经验来创建快速高效的 FPGA 设计。本课程还可以帮您避免 FPGA 设计者最常见的设计错误。它还能帮助您在更小的 FPGA 中或更低的速度级别下实现设计，进而削减系统成本。
综合选项 - 开始
完成此次为期45分钟的培训之后，您就能够：确定可用于提升性能和/或缩小设计尺寸的综合工具选项，介绍利用您的综合工具来获得更高的性能和实现时序收敛的方法，以及利用 XST 来发挥 HDL 的最大优势。
连接功能设计课程
PCI Express® - 开始
完成此次为期45分钟的课程学习之后，您就能够解释 PCI Express 的背景知识，分辨 PCI 和 PCI Express 之间的区别，介绍基本 PCI Express 链路、PCI Express 器件的不同层和 Xilinx PCI Express 解决方案。
DSP 设计课程
System Generator 入门 - 下载7个课件的压缩文件
完成此次为期40分钟的7个模块的课程学习之后，您就能够利用 Simulink 创建包含存储器和控制功能的 DSP 设计，在 Xilinx FPGA 内实现该设计，为 Xilinx 器件架构设计高效 FIR 滤波器，利用 Xilinx DSP 模块集抽象地定义定点数值精度。
AccelDSP™ 迅速启动课件 - 下载5个课件的压缩文件
完成此次为期50分钟的5个模块的课程学习之后，您就能够修改 DSP 算法的 MATLAB® 脚本来利用 AccelDSP 综合工具实现综合，辨别量化的概念，以及指定、监控和控制 MATLAB 设计中的比特位增长，利用 MATLAB 编码风格变化和 AccelDSP 指令来优化设计，从而实现高性能和高效率。
CPLD 设计课程
CoolRunner™-II CPLD：时钟控制与 I/O - 开始
完成此次为期15分钟的课程学习之后，您就能够介绍 CoolRunner-II CPLD 的时钟分频器和 DualEDGE 特性，列出可得益于这些时钟控制特性的应用，介绍几个面向特殊信号和接口要求的解决方案。
语言
基本 HDL 编码技术
第1部分 - 开始
基本 HDL 编码技术（第1部分）介绍了面向 FPGA 的主要编码技术。它包含成功的 FPGA 设计者遵循的基本设计指南，并且解释了面向组合和寄存逻辑的编码技术。需要安装 Microsoft Windows Media Player 8 或更高版本方可查看该模块。
第2部分 - 开始
基本 HDL 编码技术（第2部分）介绍了面向 FPGA 的主要编码技术。它包含成功的 FPGA 设计者遵循的基本设计指南，包括有限状态机设计和构建流水线级。需要安装 Microsoft Windows Media Player 8 或更高版本方可查看该模块。
Spartan-3 FPGA HDL 编码技术
第1部分 - 开始
完成此次为期30分钟的课程学习之后，您就能够为 FPGA 寄存器、SRL 和其他专用资源进行适当的编码。这些技术使得您能够为 Spartan-3 FPGA 和其它4-输入 基于LUT的FPGA 构建高效、高速 FPGA 设计。
第2部分 - 开始
完成此次为期30分钟的课程学习之后，您就能为进位逻辑和存储器资源进行适当的编码。您还能管理控制信号用法，以便为 Spartan-3 FPGA 和其它4-输入 基于LUT的FPGA 构建高效、高速 FPGA 设计。
Virtex®-5 FPGA HDL 编码技术
第1部分 - 开始
完成此次为期30分钟的课程学习之后，您就能够为 Virtex-5 FPGA 寄存器资源进行适当的编码。您还能管理控制信号用法，以便构建更小的、系统运行速度尽可能最高的 FPGA 设计。
第2部分 - 开始
完成此次为期30分钟的课程学习之后，您就能够为 Virtex-5 FPGA 内的6-输入 LUT 和 block RAM 资源进行适当的编码。您还能管理控制信号用法，以便构建高速 FPGA 设计。最后，您还能为从现有设计移植到 Virtex-5 FPGA 上确定最重要的考虑因素。
Virtex®-6 和 Spartan®-6 FPGA HDL 编码技术
第1部分 - 开始
完成此次为期30分钟的课程学习之后，您就能够给您的寄存器资源进行编码，以便您的设计能够使用更少的控制器件和在更高的系统速度下运行，避免最常见的、可能降低器件利用率和系统速度的编码错误，预计您的设计将如何映射到寄存器资源上。
第2部分 - 开始
完成此次为期30分钟的课程学习之后，您就能够给您的设计进行编码，以便获得更多的专用硬件资源，避免最常见的、可能会降低器件利用率的编码错误，并通过利用全局置位/复位（GSR）网来降低对全局复位的依赖程度。
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