Xilinx Core Generator 系统

Xilinx CORE Generator™ 系统可以通过访问高度参数化的、面向 Xilinx® FPGA 的 IP 核来缩短设计时间，并且包含在 ISE® Design Suite 内。CORE Generator 提供了特定架构、特定领域（嵌入式、连接功能和 DSP）和特定市场IP（汽车、消费类、军事/航天、通信、AVB 等）目录。这些用户定制 IP 功能复杂多样，从常用功能（如存储器和 FIFO）到系统级构建模块（如滤波器和变换器）。利用这些 IP 模块可以节省数天至数月的设计时间。高度优化的 IP 使得 FPGA 设计者能够集中精力迅速构建设计，同时还有助于加快产品的面市步伐。

您还可以利用基于集成式 LogiCORE™ GUI 的定制器和 Core Generator Architecture Wizard 来生成定制的 HDL，快速地配置 FPGA 架构元件，如 MGT 和以太网与 PCI Express 硬模块。通过与 ISE 开发环境的无缝集成，Core Generator 系统使设计过程流线型，提高了设计质量，并帮您更快地完成设计。

CORE Generator IP 目录中的特定 IP 可用于选择的设计方法：

面向采用项目浏览器（Project Navigator）的逻辑设计者
面向采用 AccelDSP™ 和 Xilinx System Generator 的 DSP 算法设计者
面向采用 Xilinx Platform Studio（XPS）的嵌入式设计者

主要特性

包含在各种版本的 ISE Design Suite 以及 ISE WebPACK™ 内
按关键字搜索 IP，或者按字母或功能类型对 IP 列表进行分类。列出了即将被新版本所“替代”的 IP 核，并且还可以通过选择“所有 IP 版本”来查看即将“停产”的 IP 核
可以通过选择“仅与所选器件兼容的 IP”来查看所选器件系列支持的 IP 核
轻松获得每个核方面的详细信息（数据手册、用户指南、版本说明、许可情况、新版本的增强功能列表）
增强型 IP 输出：
- 生成 ISE 项目文件，用以帮助项目浏览器内 IP 核的集成和管理
- 所选视频和图像处理内核会生成“EDK Pcore”，用以帮助XPS 项目内 IP 核的集成和管理
下列 IP 核能够自动升级到最新版本：加减器、累加器、二进制计数器、块存储器发生器、复数乘法器、CORDIC、乘法器和基于 RAM 的移位寄存器
能够利用不同的项目设置（而不是原来用于生成内核的设置）来重新生成所有项目 IP 核

CORE Generator IP 目录提供了 IP，包括：

目标设计平台	IP 类型	IP 核
基础平台	构建模块	存储器和 FIFO 算术运算符（加法器、累加器、乘法器、复数乘法器）浮点运算符
	调试和验证	ChipScope™ Pro 集成式控制器集成式逻辑分析器虚拟输入/输出
	FPGA 架构特性	时钟向导存储器接口发生器（MIG） RocketIO™ 千兆位级收发器（MGT）系统监控器向导
特定领域	连接功能	标准总线接口，如 PCI™ 和 PCI-X™ 网络接口，如以太网、SPI-4.2、RapidIO、CAN 和 PCI EXPRESS®
	DSP 功能	DDS 编译器、FIR 编译器、FFT 等正向纠错 IP，如 Reed-Solomon 解码器和编码器、Viterbi 解码器等
	视频和图像处理嵌入式 IP	色彩空间转换器色彩转换矩阵、滤色阵列内插、图像处理流水线等
特定市场	汽车和工业	CAN、以太网 AVB 等
	有线通信	10Gb 以太网 MAC、三态以太网 MAC 等
	无线通信	LTE 通道编码器/解码器、3GPP 搜索器等 CPRI、OBSAI 和串行 Rapid IO 等