时序驱动布局布线

Xilinx 为可编程逻辑发明了时序驱动布局布线。在 ISE Design Suite 中，如果明确了关键路径的时序要求，就可以通过使用时序分析器和带有 TimeSpecs FPGA 的约束编辑器等工具大幅提升性能。时序驱动布局布线提供了最先进的技术，可以帮助您的设计以比传统方法更快的速度满足时序指标。

关键特性

• 持续的算法创新实现了卓越的结果品质（QoR）
• 综合之后，物理综合会创建物理优化设计，那将一次性实现设计性能目标
• 交叉探测能够让您轻松发现设计中的关键时序路径
• 时序改进向导会找出路径不满足时序要求的原因，并提出改进建议
• HDL Advisor 建议修改 HDL 源文件，以便加快您的设计速度。

SmartGuide

SmartGuide 可以将相同设计的不同版本之间的实现差异降至最低水平，从而能够在先前成功的设计基础上实现设计变更最小化。

只需对现有设计流程稍加修改即可实现 SmartGuide。可以加快运行时间，并且还能为不在关键路径上的小的设计修改保留时序。这样就极大地加快了实现步伐，从而降低了落后于项目时间表的风险。

SmartXplorer

SmartXplorer 通过使用不同的布局布线设置及约束条件来做多重实现运行，从而能够自动帮助您找到理想的设计结果。

SmartXplorer 利用分布式处理来管理多重实现运行，以便获得理想的设计结果。通过平行努力，SmartXplorer 可以研究实现运行的结果，以便在更短的时间内实现最佳设置。SmartXplorer 可用于更好地利用多个计算平台来更快地实现时序收敛或者应用于单平台环境中。SmartXplorer，结合综合中的重定时（retiming），能帮助设计者将性能平均提升 10%。

SmartXplorer 是从项目属性的属性内部实现的。利用用户约束和优化策略，如全局优化、时序驱动封装和布局、寄存器复制和成本列表，SmartXplore 可以按照多种方法实现设计，以便满足预期的性能目标。