面向 DSP 设计者的 ISE Design Suite 11.3 的最新消息

推出 ISE® Design Suite: DSP Edition。除了基本的 FPGA 设计工具和技术，ISE Design Suite: DSP Edition 还提供了专门用于满足算法、系统与硬件开发人员需求的 DSP 开发工具和 IP。ISE Design Suite: DSP Edition 包含下列产品：

• ISE Design Suite: Logic Edition 的所有工具、IP 和技术
• System Generator for DSP™
• 其它 DSP 专用 IP

ISE Design Suite DSP Edition 支持 DSP 领域目标设计平台所需的基本方法。

下载免费试用30天的评估版 ISE Design Suite: DSP Edition 11.1，并立即着手设计！

支持 Virtex-6 HXT FPGA 平台

最新版 ISE Design Suite 支持新型 Virtex-6 HXT FPGA 平台，提供了业内带宽最高的 FPGA 和72个串行收发器，从而在有线通信和数据通信系统内实现了高带宽应用，如桥接、交换和会聚。

了解各种版本内的逻辑设计专用的增强功能方面的更多信息，敬请登录 ISE Design Suite: Logic Edition 的“最新消息”页面。

ISE Design Suite: DSP Edition 内的其它增强功能

新器件支持

System Generator for DSP 支持下列新器件：

• Virtex-6 FPGA 低功耗（Virtex-6 -1L）
• Virtex-6 HXT FPGA
• Virtex-5Q FPGA

新型 JTAG 硬件协仿真支持

• System Generator for DSP 现在为 Spartan-6 FPGA SP605 开发套件提供 JTAG 硬件协仿真支持。

新操作系统支持

• 扩大了 System Generator for DSP 的操作系统支持，包括如下系统：
  • Microsoft Windows Vista 商业版32位（英文）
  • Red Hat 企业版 Desktop Linux 5.2（32和64位）
  • SUSE Linux 企业版 10（32和64位）

System Generator for DSP 内的模块集增强

• DDS 编译器4.0 - 该模块现在包含在 System Generator for DSP 内，并且具有如下特性：
  • 添加了新选项，以便将模块仅仅用作相位发生器或SIN/COS 查找表。这种功能使得您能够定制直接数字合成器，以便适应个别应用的需求。
  • 将无寄生动态范围（SFDR）从 120 dB 增加到 150 dB
  • 利用系统级参数（SFDR、频率分辨率）或硬件参数（相位和输出宽度）进行配置的选项
  • 均衡 XtremeDSP™ slice 利用以便实现最高性能的选项
  • 将相位增量和相位偏移配置成常数、可编程的或动态的（用于调制）的选项。

  注意：该模块取代了 DDS 编译器3.0模块。相对于早期版本而言，DDS Compiler 4.0版不是比特位精确的。并且，相位偏移效应的延迟与相位增量的延迟相等，从而在流模式下实现了简便易用性。这种变化也适用于现有的可编程和固定模式。

• CIC 编译器1.3 - 该模块现在包含在 System Generator for DSP 内，并且具有如下特性：
  • 支持 Virtex-6 和 Spartan-6 FPGA 平台
  • 为多通道设计添加了输入和输出流接口
  • 添加了功能，以便将硬件过采样规范用作采样周期
  • 添加了功能，以便利用过采样因数来优化资源利用率

  注意：该模块取代了 CIC 编译器1.2模块。RATE_WE 信号不再复位内核；内核在下一个输入样（用于单通道设计）或下一个到第一条通道（用于多通道设计）的输入上更新到新速率。

• 上采样模块 - 添加了新延迟参数

• 其它 IP - 更新了下列模块，支持最新版 LogiCORE（模块功能不会改变）：
  • 乘法器 LogiCORE v11.2：利用速度和区域优化来实现 LUT 设计
  • 块存储器发生器 v3.3：添加了 Virtex-6 低功耗（Virtex-6 -1L）、Virtex-6 HXT 和 Virtex-5Q FPGA 支持
  • 分布式存储器发生器 v4.2：添加了 Virtex-6 低功耗（Virtex-6 -1L）、Virtex-6 HXT 和 Virtex-5Q FPGA 支持
  • FIFO 发生器 v5.3：添加了 Virtex-6 低功耗（Virtex-6 -1L）、Virtex-6 HXT 和 Virtex-5Q FPGA 支持

面向 DSP 设计者的 ISE Design Suite 11.2 的最新消息

推出 Virtex-6 和 Spartan-6 器件支持

体验全面的、面向新型 Virtex®-6 和 Spartan®-6 目标设计平台的软件流程。为了提升 Virtex-6 和 Spartan-6 的性能，各种版本的 ISE Design Suite 都专门添加了一些新特性。了解各种版本内的增强功能方面的更多信息，敬请登录 ISE Design Suite: Logic Edition 的“最新消息”页面。

System Generator 和 AccelDSP 的增强功能

• 支持 Virtex-6 和 Spartan-6 FPGA 系列
• 支持 Virtex-6 硬件协仿真（ML605 平台）

System Generator 内的新模块

• DDS 编译器3.0：支持 Virtex-6 和 Spartan-6 FPGA 系列
• 分频器发生器3.0：支持 Virtex-6 和 Spartan-6 FPGA 系列
• 快速傅里叶变换7.0：支持 Virtex-6 和 Spartan-6 FPGA 系列
• FIR 编译器5.0：支持 Virtex-6 和 Spartan-6 FPGA 系列

ISE Design Suite: DSP Edition 内的新增特性

System Generator

• System Generator 的增强功能
  • 支持 Linux 点到点以太网硬件协仿真
  • 支持 QPro Virtex-4 高可靠性器件和 QPro Virtex-4 抗辐射器件
  • 支持 MATLAB 2009a
  • Xpower 与 System Generator 集成

面向 DSP 设计者的 ISE Design Suite 11.1 的最新消息

终极生产率

FLEXnet Publisher 管理 ISE Design Suite 许可证的发放

所有 ISE Design Suite 产品和选定的 Xilinx IP 均由 Acresso Software 公司的 FLEXnet Publisher 发给许可证。采用该 EDA 行业标准许可解决方案能够为 ISE Design Suite 用户提供更大的灵活性。

现在能够按照不同的方法发放产品许可证，从而可以更好地满足用户需求：

• 现在支持浮动和三重冗余许可证服务器。在多个用户使用1个席位的情况下，多个用户共享1个许可证可以提供经济型解决方案。
• 节点锁许可证能够从以太网 MAC 地址、硬盘驱动器的序列号或基于软件狗的 FLEXid 使用主机 ID。在先前的版本中，IP 节点锁许可证只支持以太网 MAC 地址。
• 现在，用户能够更好地跟踪使用情况，以便利用行业标准许可方法来保证符合终端用户许可协议的要求。

Xilinx 简化了软件获取和许可证发放的步骤，让您能够从单个网站上下载和许可 Xilinx 软件及其它 FLEXnet 许可 Xilinx IP 产品。用户许可证或 CAD 工具管理员现在增强了利用与软件许可流程合并到一起的单个网站地址 IP 许可规程来管理 Xilinx 软件和 IP 许可证的能力。这将获得 IP 许可证所需的时间缩短到几小时，某些情况下甚至只需要几分钟。

扩大了平台支持

System Generator for DSP 现在支持 Red Hat 企业版 Linux 4 WS（32和64位）。新支持功能为那些希望通过中央服务器轻松获得设计工具的用户实现了企业部署。那些利用 System Generator 实现更大的 FPGA 器件的用户现在可以通过64位操作系统访问更多的存储器。

System Generator for DSP 和 AccelDSP 综合工具现在都支持 MATLAB R2008b。

System Generator 与 SDK 集成

System Generator for DSP 和软件开发套件（SDK）间集成度的增加使得算法开发人员能够利用 SDK 的软件开发环境来实现运行于嵌入式处理器之上的设计中嵌入式部分。

最佳性能

扩展了 AccelDSP 综合工具 LogicCore 映射

AccelDSP 现在可在 VHDL 生成（在那里，各个运算符均针对目标器件进行了优化）过程中，利用 Core Generator 提供的 LogiCORE™。在更高层次抽象水平下进行设计的同时，该工艺保证映射到预期的硬件资源中。这提升了性能（最高达到2倍，各种设计的性能平均提升了77%），减少了区域运算符。

附加的 AccelDSP 报告能够帮助设计者提升性能

为了更轻松地利用 LogiCORE 集成，新 AccelDSP 综合工具报告可以为用户指出设计中最大的运算符在哪里。例如，用户可能注意到设计中有一个40 x 40 位乘法器。如果他能够修改算法来让18 x 18位仍然能够满足其保真度要求，那么用户就能够缩小其占位面积，提升设计性能。