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利用 Spartan-6 和 Virtex-6 系列进行设计

发布日期:
March 2011
适应水平:
FPGA 3
培训时间:
3 天

课程对象

适合那些已经完成了 FPGA 设计基础课程学习的学员。

必备条件

注册

了解课程安排以及学费和注册方面的信息,敬请联系我们的授权培训机构

课程说明

对学习如何有效利用 Spartan®-6 或 Virtex®-6 FPGA 架构资源感兴趣?本课程面向有经验的和没有经验但已经完成 FPGA 设计基础课程学习的 FPGA 设计者。本课程着重于理解以及如何利用这些常见器件系列内的主要资源进行合理设计。

涉及的专题包括器件简介,CLB 构建,DCM 和 PLL 时钟控制资源,全局、局部和 I/O 时钟控制技巧,存储器,DSP 和源同步资源。还介绍了各个子系列(EMAC、PCI Express® 技术和 GTP 收发器)内的存储器控制器支持和专用硬件资源。

本课程还详细讨论了适当的 HDL 编码技术,使得设计者能够避免常见错误,并充分发挥 FPGA 的最大优势。本课程采用课件和实验相结合的方式,使得您能够实际动手操作教授的原理。

注:还提供为期2天的仅 Spartan-6 系列或 Virtex-6 系列课程。

软件工具

  • Xilinx ISE® Design Suite: Logic 或 System Edition 13.1

硬件 工具

  • 架构:Spartan-6 和 Virtex-6 FPGA*
  • 演示板:无*

* 本课程重点介绍 Spartan-6 和 Virtex-6 架构。了解课内实验板的详细说明或其它定制方面信息,敬请联系当地授权培训机构。

获得的技能

完成这次全面的培训之后,您就会知道如何:

  • 介绍6输入 LUT 的所有功能以及 Spartan-6 和 Virtex-6 FPGA 的 CLB 构建
  • 规定 Spartan-6 和 Virtex-6 FPGA 的 CLB 资源及可用 Slice 配置
  • 定义可用于 Spartan-6 和 Virtex-6 FPGA 的 block RAM 与 DSP 资源
  • 适当设计 I/O 模块和 SERDES 资源
  • 确定各个系列包含的 DCM、PLL 和时钟布线资源
  • 确定支持的、面向 Spartan-6 和 Virtex-6 FPGA 的存储器控制器
  • 适当编写 HDL 代码,发挥这些器件的最大优势
  • 介绍用于所有 Spartan-6 和 Virtex-6 FPGA 系列的其它专用硬件
  • 了解 7 系列产品的特性

课程概要

实验 讲座 演示

课程完整概要(第 1 天)

  1. 1.1
    Spartan-6 FPGA 简介
  2. 1.2
    Virtex-6 FPGA 简介
  3. 1.3
    CLB 架构
  4. 1.4
    HDL 编码技术
  5. 1.5
    实验1:CLB 资源 利用 XST,综合 32 位增量器和终端计数逻辑与流水线寄存器。验证哪些资源适于跟 XST 内提供的 RTL 和技术查看器一起使用。利用 FPGA Editor 检查实现结果。
  6. 1.6
    存储器资源
  7. 1.7
    DSP 资源

第 2 天

  1. 2.1
    实验2:DSP 资源 利用 XST 来综合和实现广泛的 MACC。通过 FPGA Editor 验证器件用法。利用 CORE Generator™ 工具构建、例示和实现宽流水线乘法器。利用 FPGA Editor 验证结果。
  2. 2.2
    基本 I/O 资源
  3. 2.3
    Spartan-6 FPGA I/O 资源
  4. 2.4
    Virtex-6 FPGA I/O 资源
  5. 2.5
    实验3:I/O 资源 利用 ISE 工具,完成发射 SERDES 数据通路的构建。 通过仿真探索各种模块的性能。还利用 FPGA Editor 来探索用于构建高速接口的 FPGA 的物理资源。
  6. 2.6
    基本时钟控制资源

第3天

  1. 3.1
    Spartan-6 FPGA 时钟控制资源
  2. 3.2
    Virtex-6 FPGA 时钟控制资源
  3. 3.3
    实验4:时钟控制资源 利用时钟控制向导构建和优化适当的 PLL、DCM 和时钟布线资源。还将这些资源例示到设计中。实现设计之后,利用 FPGA Editor 验证硬件用法,并探索芯片布局的其它方面。
  4. 3.4
    存储器控制器
  5. 3.5
    专用硬件

Spartan-6 系列课程概要(第 1 天)

  1. 1.1
    Spartan-6 FPGA 简介
  2. 1.2
    CLB 架构
  3. 1.3
    HDL 编码技术
  4. 1.4
    实验1:CLB 资源 利用 XST,综合 32 位增量器和终端计数逻辑与流水线寄存器。验证哪些资源适于跟 XST 内提供的 RTL 和技术查看器一起使用。利用 FPGA Editor 检查实现结果。
  5. 1.5
    存储器资源
  6. 1.6
    DSP 资源
  7. 1.7
    实验2:DSP 资源 利用 XST 来综合和实现广泛的 MACC。通过 FPGA Editor 验证器件用法。利用 CORE Generator™ 工具构建、例示和实现宽流水线乘法器。利用 FPGA Editor 验证结果。
  8. 1.8
    基本 I/O 资源
  9. 1.9
    Spartan-6 FPGA I/O 资源

第 2 天

  1. 2.1
    实验3:I/O 资源 利用 ISE 工具,完成发射 SERDES 数据通路的构建。 通过仿真探索各种模块的性能。还利用 FPGA Editor 来探索用于构建高速接口的 FPGA 的物理资源。
  2. 2.2
    基本时钟控制资源
  3. 2.3
    Spartan-6 FPGA 时钟控制资源
  4. 2.4
    实验4:时钟控制资源 利用时钟控制向导构建和优化适当的 PLL、DCM 和时钟布线资源。还将这些资源例示到设计中。实现设计之后,利用 FPGA Editor 验证硬件用法,并探索芯片布局的其它方面。
  5. 2.5
    存储器控制器
  6. 2.6
    专用硬件

Virtex-6 系列课程概要(第 1 天)

  1. 1.1
    Virtex-6 FPGA 简介
  2. 1.2
    CLB 架构
  3. 1.3
    HDL 编码技术
  4. 1.4
    实验1:CLB 资源 利用 XST,综合 32 位增量器和终端计数逻辑与流水线寄存器。验证哪些资源适于跟 XST 内提供的 RTL 和技术查看器一起使用。利用 FPGA Editor 检查实现结果。
  5. 1.5
    存储器资源
  6. 1.6
    DSP 资源
  7. 1.7
    实验2:DSP 资源 利用 XST 来综合和实现广泛的 MACC。通过 FPGA Editor 验证器件用法。利用 CORE Generator™ 工具构建、例示和实现宽流水线乘法器。利用 FPGA Editor 验证结果。
  8. 1.8
    基本 I/O 资源

第 2 天

  1. 2.1
    Virtex-6 FPGA I/O 资源
  2. 2.2
    实验3:I/O 资源 利用 ISE 工具,完成发射 SERDES 数据通路的构建。 通过仿真探索各种模块的性能。还利用 FPGA Editor 来探索用于构建高速接口的 FPGA 的物理资源。
  3. 2.3
    基本时钟控制资源
  4. 2.4
    Virtex-6 FPGA 时钟控制资源
  5. 2.5
    实验4:时钟控制资源 利用时钟控制向导构建和优化适当的 PLL、DCM 和时钟布线资源。还将这些资源例示到设计中。实现设计之后,利用 FPGA Editor 验证硬件用法,并探索芯片布局的其它方面。
  6. 2.6
    存储器控制器
  7. 2.7
    专用硬件