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使用 UltraScale 和 UltraScale+ 架构进行设计

发布日期:
November 2017
适应水平:
FPGA 3
培训时间:
2 天

快速链接

主要文档

课程对象

希望开展 UltraScale™ 或 UltraScale+™ 器件系列设计工作的任何人。

必备条件

注册

了解课程安排以及学费和注册方面的信息,敬请联系我们的授权培训机构

课程说明

课程为新老设计人员提供了 UltraScale 和 UltraScale+ 架构最复杂的内容。本课程面向使用过 Vivado® Design Suite 的设计人员,着重介绍全新 FPGA 系列中全新及增强资源的设计。

课程内容包括介绍全新 CLB 资源、时钟管理资源(MMCM 和 PLL)、全球和区域时钟资源,存储和DSP 资源、源同步资源。对专用收发器改进和收发器向导的描述也包括在内。内容还包括 Memory Interface Generator (MIG) 的使用以及全新 DDR4 存储接口性能。

此外,您将了解如何最好地将您的设计和 IP 迁移到 UltraScale 架构,以及在设计迁移阶段使用 Vivado Design Suite 的最佳方法。 本课程采用课件和实验相结合的方式,使得您能够实际动手操作教授的原理。

软件工具

  • Vivado Design 或 System Edition 2017.3

硬件

  • 架构: UltraScale 和 UltraScale+ FPGA*
  • 演示板:无*

* 本课程重点介绍 UltraScale 和 UltraScale+ 架构。如需详细说明或其它定制,敬请联系当地授权培训机构。

获得的技能

完成此次全面的培训后,您将拥有完成下列操作所需的技能:

  • 利用主要的 UltraScale 架构资源
  • 介绍全新的 CLB 功能及其对 HDL 编码风格的影响。
  • 定义 BRAM、FIFO 和可用的 DSP 资源。
  • 描述 UltraRAM 功能
  • 适当设计 I/O 和 SERDES 资源
  • 确定 MMCM、PLL 和 UltraScale 架构包含的时钟布线资源。
  • 确定实现高性能 DDR4 存储器接口可用的硬 IP 资源。
  • 介绍专用收发器的额外特性。
  • 尽快地将 IP 和设计高效迁移到 UltraScale 架构。

课程概要

实验 讲座 演示

第 1 天

  1. 1.1
    介绍 UltraScale 架构 检查 UltraScale 架构,其中包括增强的 CLB 资源、DSP 资源等。
  2. 1.2
    UltraScale 架构 CLB 资源 在 UltraScale 架构中检查 CLB 资源,例如 LUT 和专用进位链。
  3. 1.3
    HDL 编码技术 通过生成时序汇总和利用率等多个不同报告分析带异步复位的设计。在敏感度列表中删除复位信号,从而将异步复位转换为同步复位。
  4. 1.4
    UltraScale 架构时钟定时资源 用时钟向导配置时钟子系统,提供各种时钟输出,并分配给专用全局时钟网络。
  5. 1.5
    FPGA 设计迁移 将现有 7 系列设计升级成 UltraScale 架构。
  6. 1.6
    时钟迁移 将 7 系列设计迁移至 UltraScale 架构,以时钟资源为重点。
  7. 1.7
    UltraScale 架构 Block RAM 内存资源 回顾 UltraScale 架构中的 block RAM 资源。
  8. 1.8
    UltraScale 架构 FIFO 内存资源 回顾 UltraScale 架构中的 FIFO 资源。
  9. 1.9
    UltraRAM 内存 将 UltraRAM 用于所需内存容量比 block RAM 大的设计。
  10. 1.10
    UltraScale 架构 DSP 资源 回顾 UltraScale 架构中的 DSP 资源。

第 2 天

  1. 2.1
    设计迁移软件推荐 列出从 7 系列到 UltraScale 架构的设计迁移的 Xilinx 软件建议。
  2. 2.2
    DDR3 MIG 设计迁移 将 7 系列 MIG 设计迁移到 UltraScale 架构。
  3. 2.3
    使用 MIG 完成 DDR4 设计创建 创建 DDR4 存储器控制器,使用 Memory Interface Generator(MIG)工具。
  4. 2.4
    UltraScale 架构 I/O 资源简介 检查 UltraScale 架构中的 I/O 资源。
  5. 2.5
    UltraScale 架构 I/O 资源 — 组件模式 在组件模式下使用 I/O 资源为 UltraScale 架构实现高性能源同步接口。
  6. 2.6
    UltraScale 架构 I/O 资源 — 原生模式 在原生模式下使用 I/O 资源为 UltraScale 架构实现高性能的源同步接口。
  7. 2.7
    设计迁移方法 查看 Xilinx 推荐的用于设计迁移的迁移方法。
  8. 2.8
    10G PCS/PMA 和 MAC 设计迁移 将成功实现的 7 系列设计(该设计包含 10G 以太网 MAC 和 10G PCS/PMA IP)迁移到 UltraScale FPGA。
  9. 2.9
    UltraScale 架构收发器 回顾 UltraScale 架构中的收发器增强特性。
  10. 2.10
    UltraScale FPGA 收发器向导 使用收发器向导构建一个可使用单个串行收发器并可观察所创建文件结构的设计。
  11. 2.11
    介绍 UltraScale+ 系列 了解对 UltraScale +架构系列中 UltraScale 架构的功能增强。
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