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使用 Xilinx 串行收发器

发布日期:
March 2017
适应水平:
连接功能 3
培训时间:
2 天

快速链接

主要文档

课程对象

FPGA 设计者和逻辑设计者

必备条件

  • 拥有 Verilog 或 VHDL 经验,或完成了利用 Verilog 进行设计利用 VHDL 进行设计课程的学习
  • 熟悉逻辑设计(状态机和同步设计)
  • FPGA 架构和 Xilinx 实现工具方面的基础知识会很有帮助
  • 熟悉串行 I/O 的基础知识和高速串行 I/O 标准也很有帮助

注册

了解课程安排以及学费和注册方面的信息,敬请联系我们的授权培训机构

课程说明

在为期两天的课程中,您将了解如何将串行收发器应用到您的 7 系列、UltraScale™、UltraScale™ FPGA 或 Zynq® UltraScale+ MPSoC 设计中。您将识别并利用串行收发器模块的特性,如 8B/10B 和 64B/66B 编码、通道绑定、时钟校正和逗点检测。

其它专题包括收发器向导的用法、综合和实现的考虑因素、与收发器有关的电路板设计,以及测试与调试。本课程采用演讲和动手实验相结合的方式教授。

软件工具

  • Vivado® System Edition 2016.3
  • Mentor Graphics Questa Advanced Simulator 10.4

硬件

  • 架构: 7 系列和 UltraScale FPGA*
  • 演示板 : Kintex® UltraScale FPGA KCU105 开发板或 Kintex-7 FPGA KC705 开发板*

* 本课程重点介绍 UltraScale 和 7 系列架构。 欲了解课内实验板的详细说明或其它定制方面信息,敬请联系当地授权培训机构。

获得的技能

完成这次全面的培训之后,您就会知道如何:

  • 描述和利用 Xilinx FPGA 和 MPSoC 中串行收发器的端口和属性
  • 有效利用千兆位级收发器的下列特性:
    • 64B/66B 和其它编码/解码、逗点检测、时钟校正和通道绑定
    • 预加重和接收均衡
  • 使用收发器向导在设计中给出 GT 原语示例
  • 获取适当的参考资料来解决电路板设计问题,包括信号完整性、电源、参考时钟和迹线设计
  • 使用 IBERT 设计在实时硬件上验证收发器链路

课程概要

实验 讲座 演示

第 1 天

  1. 1.1
    7 系列、 UltraScale、 UltraScale+、 Zynq UltraScale+ 收发器简介
  2. 1.2
    7 系列、 UltraScale、 UltraScale+、 Zynq UltraScale+ 收发器时钟和重置
  3. 1.3
    收发器 IP 生成 - 收发器向导
  4. 1.4
    实验 1: 收发器内核生成 使用收发器向导创建实例化模板。
  5. 1.5
    收发器仿真
  6. 1.6
    实验 2:收发器仿真 使用 IP 范例设计仿真收发器 IP。
  7. 1.7
    PCS 层通用功能
  8. 1.8
    PCS 层编码
  9. 1.9
    实验3: 64B/66B 编码 使用收发器向导生成 64B/66B 收发器内核,进行设计仿真和结果分析。

第 2 天

  1. 2.1
    收发器实现
  2. 2.2
    实验 4:收发器实现方案 使用 IP 范例设计实现收发器 IP。
  3. 2.3
    PMA 层详情
  4. 2.4
    PMA 层优化
  5. 2.5
    实验 5: IBERT 设计 在实时硬件上验证收发器链路。
  6. 2.6
    收发器测试与调试
  7. 2.7
    实验 6: 收发器调试 调试收发器链接
  8. 2.8
    收发器板设计的考虑事项
  9. 2.9
    收发器应用实例
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