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使用 Xilinx 7 系列产品进行设计

发布日期:
December 2014
适应水平:
FPGA 3
培训时间:
2 天

快速链接

主要文档

课程对象

面向那些已经完成了FPGA 设计基础 课程学习的学员

必备条件

注册

了解课程安排以及学费和注册方面的信息,敬请联系我们的授权培训机构

课程说明

对学习如何有效利用 7 系列架构资源感兴趣?本课程面向有经验的和没有经验但已经完成 FPGA 设计基础课程学习的 FPGA 设计者。本课程着重了解以及如何利用此常见器件系列中的主要资源进行正确设计。

涉及的专题包括器件简介,CLB 构建,MMCM 和 PLL 时钟控制资源,全局、局部和 I/O 时钟控制技巧,存储器, FIFO 资源、DSP 和源同步资源。还介绍了各个子系列(PCI Express® 技术、模数转换器、和千兆位收发器)内的存储器控制器支持和专用硬件资源

本课程还详细讨论了适当的 HDL 编码技术,使得设计者能够避免常见错误,并充分发挥 FPGA 的最大优势。本课程采用课件和实验相结合的方式,使得您能够实际动手操作教授的原理。

软件工具

  • Vivado® Design 或 System Edition 2014.3

硬件

  • Artix®-7、 Kintex®-7、 和 Virtex®-7 FPGA
  • 演示板:无

* 本课程重点介绍7系列FPGA的架构。 了解课内实验板的详细说明或其它定制方面信息,敬请联系当地授权培训机构。

获得的技能

完成这次全面的培训之后,您就会知道如何:

  • 介绍 6 输入 LUT 的所有功能以及 和 Virtex-6 FPGA 的 CLB 构建
  • 规定 7 系列 FPGA 的 CLB 资源及可用 Slice 配置
  • 定义可用于 7 系列 FPGA 的 block RAM、FIFO 与 DSP 资源
  • 适当设计 I/O 模块和 SERDES 资源
  • 确定这些系列所包含的 MMCM、PLL 和时钟布线资源
  • 确定实现高性能 DDR3 物理层接口可用的硬 资源。
  • 介绍用于所有 7 系列成员的其它专用硬件
  • 适当编写 HDL 代码,发挥 7 系列 FPGA 的最大优势

课程概要

实验 讲座 演示

第 1 天

  1. 1.1
    7 系列 FPGA 简介
  2. 1.2
    CLB 架构
  3. 1.3
    Slice 触发器
  4. 1.4
    实验1:CLB 资源 综合32位增量器和终端计数逻辑与流水线寄存器。验证哪些资源适于跟 Vivado Design Suite 内提供的 器件和 Schematic Viewer 一起使用。利用 Schematic Viewer 检查实现结果。
  5. 1.5
    存储器资源
  6. 1.6
    实验 2 :内存资源 完成推断双端口块 RAM 所需的 RTL 代码使用 Schematic Viewer 探索设计作为可选步骤,改变 RTL 代码,以推断 WRITE_FIRST 块 RAM
  7. 1.7
    DSP 资源
  8. 1.8
    实验 3 :DSP 资源 综合和实现 24x17 MAC。通过 Schematic Viewer 验证器件用法。作为可选步骤,使用 IP Catalog 构建、例示和实现宽流水线乘法器。使用 Schematic Viewer 验证结果。

第 2 天

  1. 2.1
    I/O 资源
  2. 2.2
    实验 4 :I/O 资源 使用 IP Catalog 中的 SelectIO 接口向导构建高速时脉前送输出接口。通过仿真探索各种模块的性能。还利用 Schematic Viewer 来探索用于构建高速输出接口的 7 系列 FPGA 通道的物理资源。
  3. 2.3
    时钟控制资源
  4. 2.4
    实验5:时钟控制资源 利用时钟控制向导构建和优化适当的 MMCM 和时钟布线资源。还将这些资源例示到设计中。实现设计之后,利用 Schematic Viewer 验证硬件用法,并探索芯片布局的其它方面。
  5. 2.5
    存储器控制器
  6. 2.6
    专用硬件
  7. 2.7
    编码技术