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使用系统生成器(System Generator)实现的 DSP 设计

发布日期:
December 2017
适应水平:
DSP 3
培训时间:
2 天

快速链接

主要文档

课程对象

正在利用 MathWorks MATLAB® 和 Simulink® 软件实现 DSP 算法以及希望使用 Xilinx System Generator for DSP 设计的系统工程师、系统设计者、逻辑设计者与有经验的硬件工程师.

必备条件

  • 拥有 MATLAB 和 Simulink 软件经验
  • 具备采样理论的基本知识

注册

了解课程安排以及学费和注册方面的信息,敬请联系我们的授权培训机构

课程说明

本课程让您能够探索 System Generator 工具,并获取开发高级、低成本 DSP 设计所需的专业知识。这个讲述实现 DSP 功能的中级课程重点学习如何利用 System Generator for DSP、设计实现工具和硬件协仿真验证。通过动手实验,您能够利用 Xilinx FPGA 功能来实现设计(从算法原理到硬件验证)。

软件工具

  • Vivado® System Edition 2017.3
  • 带有 Simulink 软件 R2017a 的 MATLAB

硬件

  • 架构: 7 系列和 UltraScale™ FPGA*
  • 演示板: Kintex®-7 FPGA KC705 开发板或 Kintex UltraSale™ FPGA KCU105 开发板; Zynq®-7000 SoC ZC702 或 ZedBoard*

* 如需了解课内实验开发板的详细说明或其它定制方面的信息,敬请联系当地授权培训机构。''AXI4-Lite 接口综合'' 实验需要 ZC702 或 Zed 开发板。

获得的技能

完成此次全面的培训后,您将拥有完成下列操作所需的技能:

  • 介绍用于实现 DSP 功能的系统生成器设计流程
  • 识别 Xilinx FPGA 功能,以及如何实现设计(从算法原理到硬件仿真)
  • 列出系统生成器内的各种低级和高级功能模块
  • 运行硬件协仿真
  • 识别用于 FIR 和 FFT 设计的高级模块
  • 在 System Generator 中实现多速率系统
  • 将 System Generator 模型集成至 Vivado IDE
  • 使用 System Generator for DSP 设计处理器可控接口
  • 从基于 C 的设计源程序生成 IP,在 System Generator 环境中使用

课程概要

实验 讲座 演示

第 1 天

  1. 1.1
    系统生成器简介
  2. 1.2
    Simulink 软件基础
  3. 1.3
    实验 1:利用 Simulink 软件 了解如何使用 Simulink 软件中的工具箱模块并设计系统。了解采样率的影响。
  4. 1.4
    Xilinx 基本设计输入
  5. 1.5
    演示: System Generator 网关模块
  6. 1.6
    实验 2:利用 Xilinx 系统生成器着手设计 阐述了基于 DSP48 的设计针对 Xilinx 评估板进行硬件协仿真验证。
  7. 1.7
    信号路由
  8. 1.8
    实验 3:信号路由 通过使用信号路由模块设计 padding 和 unpadding 逻辑。
  9. 1.9
    实现系统控制
  10. 1.10
    实验 4:实现系统控制 通过使用模块和 Mcode 设计地址发生器电路。

第 2 天

  1. 2.1
    多速率系统
  2. 2.2
    实验 5:设计基于 MAC 的 FIR 利用自底向上的方法,设计基于 MAC 的带通 FIR 滤波器,并利用 Xilinx 评估板通过硬件协仿真进行设计验证。
  3. 2.3
    滤波器设计
  4. 2.4
    实验 6:利用 FIR 编译器模块设计 FIR 滤波器 通过使用 FIR 编译器模块设计带通 FIR 滤波器,以便提高生产率。利用 Xilinx 评估板通过硬件协仿真进行设计验证。
  5. 2.5
    System Generator, Vivado Design Suite 和 Vivado HLS 集成
  6. 2.6
    实验 7: System Generator 和 Vivado IDE 集成 将 Embed System Generator 模型至 Vivado IDE.
  7. 2.7
    Kintex-7 FPGA DSP 平台
  8. 2.8
    实验 8: System Generator 和 Vivado HLS 工具集成 从基于 C 的设计生成 IP,与 System Generator 共同使用。
  9. 2.9
    实验 9: AXI-4 Lite 接口综合 将 System Generator for DSP 设计与 AXI4-Lite 接口封装,并将此封装 IP 集成至 Zynq SoC 处理器系统。
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