Vivado 2022.2 - 应用设计约束
| 简介 | 日期 |
|---|---|
 设计约束概述 | 2012 年 7 月 26 日 |
 UG945 - Vivado Design Suite 教程：使用约束 | 2022 年 6 月 8 日 |
| 主要概念 | 日期 |
| 适用于时序收敛的 UltraFast Vivado 设计方法论 | 2014 年 3 月 5 日 |
| 使用 Vivado Timing Constraint Wizard | 2014 年 4 月 14 日 |
| 使用约束集 | 2012 年 7 月 24 日 |
| 使用 XDC Constraint Editor | 2012 年 10 月 29 日 |
| 创建基本时钟约束 | 2012 年 7 月 26 日 |
| 创建生成时钟约束 | 2012 年 10 月 29 日 |
| 设置多周期路径例外 | 2012 年 10 月 29 日 |
| 设置伪路径例外 | 2012 年 10 月 29 日 |
| UG949 - 定义时钟组和 CDC 约束 | 2021 年 11 月 19 日 |
| 常见问题解答 (FAQ) | 日期 |
| UG903 - 什么是伪路径和多周期路径，这些路径为何如此重要？ | 2022 年 11 月 2 日 |
| UG903 - 时序约束是否用于综合与实现？ | 2022 年 11 月 2 日 |
| UG906 - 建立时间和保持时间分析是如何计算的？ | 2022 年 10 月 19 日 |
 AR62391 - 我能否将 XML 格式的可导航时序报告保存在 Vivado 中，就像将 TWX 文件保存在 ISE 中那样？ | |
| AR69583 - 何时使用 create_clock 或 create_generated_clock Tcl 命令？ | |
| AR67004 - 约束范围是如何限定的？ |
其它学习资料
| 视频 | 日期 |
|---|---|
| 高级时钟约束和分析 | 2012 年 12 月 18 日 |
| 高级时序例外 - 伪路径、最小-最大延迟和 Set_Case_Analysis | 2014 年 2 月 27 日 |
| 设置输入延迟 | 2012 年 10 月 29 日 |
| 设置输出延迟 | 2012 年 10 月 29 日 |
| 将 UCF 约束移植到 XDC | 2013 年 9 月 17 日 |
| 用户指南 | 日期 |
| UG949 - 建议的约束方法论 | 2021 年 11 月 19 日 |
| UG903 - Vivado Design Suite 用户指南：使用约束 | 2022 年 11 月 2 日 |
| UG899 - Vivado Design Suite 用户指南：I/O 管脚分配和时钟规划 | 2021 年 10 月 19 日 |
| UG906 - Vivado Design Suite 用户指南：设计分析与收敛技巧 | 2022 年 10 月 19 日 |
| 培训 | 日期 |
 使用 Vivado Design Suite 设计 FPGA |
支持资源
| 实操释疑 | 日期 |
|---|---|
| UG903 - 如何为 GT 时钟指定时钟约束？ | 2022 年 11 月 2 日 |
| AR59484 - 对于由级联 BUFGMUX 驱动的时钟，适用何种约束方法论？ | |
| 论坛 | 日期 |
| 赛灵思用户社区论坛 - 时序分析 |
