通知：

SysGen 已与 Model Composer 功能统一，增加了 HLS 块集和 Versal 支持。请访问面向 Matlab / Simulink 的 Xilinx 附件，以获取统一产品。SysGen 将于 2021 年中停产，所有功能都将转移至全新的统一产品

System Generator for DSP

定义、测试并实现高性能 DSP 设计

概述

System Generator for DSP™ 是业界领先的架构级*设计工具，可在 Xilinx 器件上定义、测试并实现高性能 DSP 算法。作为 MathWorks Simulink®的附加工具套件，System Generator for DSP 充分利用面向 FPGA 架构优化的预存 IP，可由用户参数化，以满足算法的质量及成本目标。与传统 RTL 开发时间相比，DSP 系统生成器的特性加上 Simulink® 提供的丰富仿真及验证环境的优势，只需一小部分时间就能创建生产质量级的 DSP 算法。

可处理 DSP48 和 DSP58 的全新 DSP Macro V1.0
现可导入 Vitis HLS IP

Simulink 内有 100 多个 RTL 优化块，其中许多都使用 C 语言仿真模型，与 RTL 相比仿真速度提高 2 ~ 3 倍
集成 DSP 系统的 Xilinx IP、传统 RTL、Simulink 和 MATLAB 组件
位精确与周期精确的浮点、定点仿真
硬件协同仿真，可加速硬件上的仿真及验证算法
从 Simulink 到打包 IP 或低层次 HDL 的自动代码生成
自动生成 HDL 测试平台，包括来自仿真的测试向量

*注意：:

对于那些几乎没有 Xilinx FPGA 设计经验的算法工程师，Xilinx 现在提供一款全新的工具套件 Xilinx Model Composer，其可在 Simulink 中为设计实现更高层次的抽象并实现对 Xilinx 针对其它应用优化的软件库的访问、更快的仿真速度以及与 Vivado HLS 及 SDx 环境更紧密的集成。

主要特性

DSP 建模
使用 Xilinx 优化的 RTL IP 构建和调试高性能 DSP 系统，作为 Simulink 中的块用于信号处理（例如 FIR 滤波器、FFT）、纠错（例如 Viterbi 解码器，Reed-Solomon 编码器／解码器）、算术、存储器（例如 FIFO、RAM、ROM）和数字逻辑。可针对高时钟速率设计访问 Simulink 中的 DSP48 原语。
位精确与周期精确的浮点、定点执行
系统生成器支持位精确与周期精确的定点，以及单、双、定制精确的浮点。
从 Simulink 实现 VHDL 或 Verilog 或打包 IP 的自动代码生成
从 Xilinx 模块集实现行为（RTL）生成和目标专用 Xilinx IP 核。将设计打包成一个 IP 核，其可添加到 Vivado IP 目录中，在另一个设计中使用，从而实现设计重复使用和模型共享

硬件协仿真
一个代码生成选项可通过将设计编译成 FPGA 硬件来实现验证和仿真加速，该硬件可在支持 Simulink 的环路中使用，各种仿真不仅可验证有效的硬件，而且还可在 Simulink 中加速仿真。系统生成器支持在硬件平台和 Simulink 间进行以太网（10／100／千兆位）和 JTAG 通信，满足支持性电路板和平台的需求