System Generator for DSP

System Generator for DSP™ 是业界领先的架构级*设计工具，可在 Xilinx 器件上定义、测试并实现高性能 DSP 算法。作为 MathWorks Simulink® 的附加工具套件，System Generator for DSP 充分利用面向 FPGA 架构优化的预存 IP，可由用户参数化，以满足算法的质量及成本目标。与传统 RTL 开发时间相比，DSP 系统生成器的特性加上 Simulink® 提供的丰富仿真及验证环境的优势，只需一小部分时间就能创建生产质量级的 DSP 算法。

• Simulink 内有 100 多个 RTL 优化块，其中许多都使用 C 语言仿真模型，与 RTL 相比仿真速度提高 2 ~ 3 倍
• 集成 DSP 系统的 Xilinx IP、传统 RTL、Simulink 和 MATLAB 组件
• 位精确与周期精确的浮点、定点仿真
• 硬件协同仿真，可加速硬件上的仿真及验证算法
• 从 Simulink 到打包 IP 或低层次 HDL 的自动代码生成
• 自动生成 HDL 测试平台，包括来自仿真的测试向量

• DSP 建模
  使用 Xilinx 优化的 RTL IP 构建和调试高性能 DSP 系统，作为 Simulink 中的块用于信号处理（例如 FIR 滤波器、FFT）、纠错（例如 Viterbi 解码器，Reed-Solomon 编码器／解码器）、算术、存储器（例如 FIFO、RAM、ROM）和数字逻辑。可针对高时钟速率设计访问 Simulink 中的 DSP48 原语。
  
  
• 位精确与周期精确的浮点、定点执行
  系统生成器支持位精确与周期精确的定点，以及单、双、定制精确的浮点。
  
  
• 从 Simulink 实现 VHDL 或 Verilog 或 打包 IP 的自动代码生成
  从 Xilinx 模块集实现行为（RTL）生成和目标专用 Xilinx IP 核。将设计打包成一个 IP 核，其可添加到 Vivado IP 目录中，在另一个设计中使用，从而实现设计重复使用和模型共享

• 硬件协仿真
  一个代码生成选项可通过将设计编译成 FPGA 硬件来实现验证和仿真加速，该硬件可在支持 Simulink 的环路中使用，各种仿真不仅可验证有效的硬件，而且还可在 Simulink 中加速仿真。系统生成器支持在硬件平台和 Simulink 间进行以太网（10／100／千兆位）和 JTAG 通信，满足支持性电路板和平台的需求

• 时序和资源分析
  验证设计（后综合或后实现）的时序收敛和资源利用，并通过交叉探测在 Simulink 中将结果与系统生成器模型关联，从而可加速改进高性能设计或发现时序故障的进程。

支持综合器件：Kintex®-7、Virtex®-7、Zynq®-7000、Artix®-7、Kintex UltraScale™、Kintex UltraScale+、Virtex UltraScale、Virtex UltraScale+、Zynq UltraScale+ RFSoC

请参考 Vivado 发布说明，了解有关所支持的部件及电路板、兼容性 MATLAB 版本以及操作系统支持的特定版本信息