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AR# 32164

Virtex-5 GTX RocketIO — 异步运行过程中的数据错误(CLK_COR_ADJ_LEN = 1 或 3)

Description

Xilinx 已确定,在跳过或添加时钟纠正序列时,Virtex-5 GTX 收发器的时钟纠正特性会使接收器上的数据损坏。如欲了解有关时钟纠正特性的更多详情,敬请查看 Virtex-5 FPGA RocketIO GTX 收发器用户指南 (UG198)。

以下条件都成立时,就会出现该问题:

  • 异步运行:在 Virtex-5 GTX 收发器的本地参考时钟由不同的振荡器驱动(非远端收发器)时。这可在各收发器运行间引起百万分之一的频率偏移,需要时钟纠正来定期跳过或添加时钟纠正序列。此外,这也意味着 Virtex-5 GTX 收发器的RXUSRCLK 和 RXUSRCLK2 端口来自本地振荡器,而非 RXRECCLK 端口。
  • 时钟纠正启用:CLK_CORRECT_USE_0/1 属性设置为真;
  • 时钟纠正序列的长度为 1 或 3 字节:CLK_COR_ADJ_LEN_0/1 属性设置为 1 或 3。

满足上述条件时,Virtex-5 GTX 收发器的时钟纠正特性必须禁用。本答复记录主要讨论可用的潜在解决方案。

解决方案

应用允许时,可以实现一个以下选项:

  • 使用同步时钟发送功能。
  • 转换至 2 字节或 4 字节时钟纠正序列。

如果由于布局或协议限制原因,这些选项不可行,用户应用必须实现下列架构时钟纠正模块:

https://china.xilinx.com/member/forms/download/design-license.html?cid=115636&filename=xtp037.zip

实例化该模块及架构利用率估算所需的步骤总结在 Virtex-5 FPGA RocketIO GTX 收发器时钟纠正模块 (XTP037) 中,该模块位于:

http://china.xilinx.com/support/documentation/sw_manuals/xtp037.pdf

就该问题所影响到的个别 IP,请参见下列答复记录:

可能有该问题的其它协议:

  • 无限带宽
  • PCIe Gen 2

FAQ:

问:Aurora 受到该问题影响了吗?

答:没有,Aurora 采用 2 字节 CC 序列。

问:GTP 受到该问题影响了吗?

答:没有,GTP 使用不会出现该问题的不同时钟纠正电路。

问:Virtex-6 GTX 有影响吗?

答:没有,GTX 没有该故障。

问:何时更新受到影响的 IP?

答:对于个别 Xilinx IP 而言,请参考以上答复记录。RocketIO 向导将通过 11.2 更新为使用架构解决方案并将对实用的协议模板实现属性更改。

AR# 32164
日期 02/28/2017
状态 Active
Type 综合文章
器件
  • Virtex-5 FXT
  • Virtex-5 LXT
  • Virtex-5 SXT
  • Virtex-5 TXT
IP
  • Virtex-5 RocketIO GTX Transceiver Wizard
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