以下是一系列已在 11.5 ISE 设计工具中确认的问题，这些问题与 Spartan-6 FPGA 有关。
可能还有在这里没有出现以及没有列出的问题。如果您发现了该表中没有的问题，请通过 Xilinx 技术支持打开一个 服务请求。
强烈建议在使用具有生产状态速度文件的软件为目标器件重新实现生产时，重新综合设计（并重新实现 IP 核）。
这可确保获悉针对 DRC、时序模型及时钟拓扑的修改以及软件中的其它修复。
| (Xilinx 答复 34533) | Spartan-6 Block RAM 设计咨询 — 地址空间重叠 |
| （Xilinx 答复 34541） | Spartan-6 Block RAM 设计咨询 — 9K BRAM 简单双端口 (SDP) 端口宽度限制 |
| (Xilinx 答复 34659) | Spartan-6 Block RAM — BRAM 的输出寄存器在初期配置后不能正确初始化 |
| (Xilinx 答复 34712) | Spartan-6 Block RAM 设计咨询 — 9K 简单双端口 (SDP) Block RAM 初始化不正确 |
| (Xilinx 答复 34713) | Spartan-6 Block RAM — 9K Block RAM 上的 INIT_FILE 属性不能正确初始化 |
| (Xilinx 答复 34714) | Spartan-6 Block RAM - Data2Mem 不支持 9Kb block RAM |
| (Xilinx 答复 34803) | Spartan-6 Block RAM — 9Kb Block RAM SRVAL/INIT 值奇偶位不正确 |
| (Xilinx 答复 34885) | 11.4 Spartan-6 布局 — LX25 器件与其它器件具有 BUFIO2 引脚兼容型问题 |
| （Xilinx 答复 34675） | Spartan-6 — 低功耗器件需要为 DCM_SP 和 DCM_CLKGEN 提供额外的低功耗复位电路 |
| （Xilinx 答复 34766） | Spartan-6 PLL — 不正确的补偿模式设置 |
| （Xilinx 答复 34767） | Spartan-6 时钟 — DCM 或 PLL 的反馈路径布线不正确 |
| （Xilinx 答复 34465） | Spartan-6 — XC6SLX16、XC6SLX45、XC6SLX45T 最大启动 ICCINT |
| （Xilinx 答复 33808） | SPI-3 Link Layer v7.1 — 某些 Spartan-6 FPGA 设计可能会出现时序故障 |
| （Xilinx 答复 33840） | 11.4 EDK、XPS_LL_TEMAC_v2_03_a — 战术补丁允许在 Spartan-6 器件中连接外部 PCS/PMA 内核 |
| （Xilinx 答复 33755） | 11.x ChipScope Pro 插入器 — 项目是汽车或低功耗 Spartan-6 FPGA 时，Spartan-6 表示为该器件系列 |
| （Xilinx 答复 33843） | 11.x ChipScope IBERT — Spartan-6 FPGA 扫描测试不改变采样点 |
| （Xilinx 答复 33665） | 11.4 CORE Generator —为什么对于位于 SP605 开发板上的 Spartan-6 FPGA xc6slx45t 部件而言，我不能为 PCIe 内核的生成选择 -3 速度级？ |
| 04/12/10 | 增加的 AR34885 |
| 03/25/10 | 增加的 AR34803 |
| 03/19/10 | 增加的 Block RAM 部分 |
| 03/16/10 | ISE 11.5 版本。11.5 软件的新增问题。11.5 中修复的删除问题 |
| 02/08/10 | 增加的答复记录 34344 |
| 12/08/09 | 初始 11.4 版本 |
| AR# 32651 | |
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| 日期 | 12/07/2015 |
| 状态 | Active |
| Type | 已知问题 |
| 器件 |
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| Tools |
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