AR# 32870
|MIG v3.1, Virtex-6 QDRII+ SRAM – MIG 没有正确限制 Data Read 组 bank 选择，从而导致"ERROR: Place:906 during MAP"
描述
Virtex-6 QDRII+ SRAM 设计要求 Data Read 组遵守这些 bank 选择规则：1.必须在 bank 中选择 Data Read 组，这些 bank 应在 Address/Control 组（紧邻 MMCM.2）垂直方向 +/- 1 bank 范围内。
2. 必须按照以上规则在给定列中连续 bank 内选择 Data Read组。有多个 Data Read bank 时不允许跳过 bank。
目前，MIG 没有为 Data Read 组的选择实施以上两个规则。
如果没有遵照规则二，以下错误信息将出现于 MRP 报告文件：
ERROR: Place:906 - Components driven by IO clock net <u_user_top/u_phy_top/clk_cq<1>> can't be placed and routed because location constraints are causing the clock region rules to be violated. IO Clock net <u_user_top/u_phy_top/clkcq<1>> is being driven by BUFIO <U_user_top/u_phy_top/u_phy_iob/nd_io_inst[1].u_phy_read_cq_io/qdr_cq_bufio_inst> locked to site "BUFIODQS_X2Y6" Because of this location constraint, <u_user_top/u_phy_top/clk_cq<1>> can only drive clock regions "CLOCKREGION_X1Y7, CLOCKREGION_X1Y6, CLOCKREGION_X1Y5". The following components driven by <u_user_top/u_phy_top/clk_cq<1>> have been locked to sites outside of these clock regions:
u_user_top/u_phy_top/u_phy_iob/nd_io_inst[1].u_phy_data_io/d_q_mem_inst[17].d_q_inst/IO_Q_D.u_iserdes_q (Locked Site: ILOGIC_X2Y74 CLOCKREGION_X1Y1)
.
.
这些错误很准确，因此必须选择不同的 bank。
解决方案
要解决这个问题，应该重新生成 QDRII+ 设计，并在 MIG 工具中进行 bank 选择时手动执行以上规则。这问题将在 MIG 3.2 中修复，方法是应用临近功能框，在框中将 data read 组放在 bank 选择页中。