AR# 33566

有关 MIG(其中包括 DDR3、DDR2, DDR、Spartan-6 FPGA MCB、RLDRAMII、QDRII+、QDRII 和 DDRII 内核)的设计咨询

描述

针对一般设计过程出现的重大问题创建设计咨询答复记录,精选后用于 Xilinx 提醒通知系统。

解决方案

有关 Xilinx MIG 解决方案的所有当前版本说明及已知问题的列表,敬请参见IP 版本说明指南(XTP025):

 

https://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

 

有关 MIG 的一般设计及问题解答信息,敬请参阅 Xilinx MIG 解决方案中心,网址为: (Xilinx 答复 34243)


 

UltraScale MIG


12/20/2016(Xilinx 答复 68169)Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 — 所有设计所需的最新最低生产速度规范版本(速度文件)
07/06/2015(Xilinx 答复 64856)UltraScale DDR4/DDR3 的设计咨询 — DDR3 RESET# 引脚和 DDR4 RESET_N 引脚上所需的 PCB 下拉可在存储器初始化期间保持逻辑低电平
10/27/2014(Xilinx 答复 62483)面向 MIG UltraScale 的设计咨询(所有存储器类型) - 所有 I/O bank 都需要 VRP 引脚,包括仅输出 bank
10/13/2014(Xilinx 答复 62157)面向 MIG UltraScale QDRII+ 的设计咨询 – I/O Planner 未捕捉到管脚 DRC 违规

7 系列 DDR3 MIG

 

03/23/2016(Xilinx 答复 66788)MIG 7 系列 DDR3 的设计咨询 — DQS_BIAS 未针对 HR bank 正确启用,导致潜在的校正故障
11/23/2015(Xilinx 答复 65414)有关 MIG 7 系列 QDRII+、RLDRAM3、RLDRAM2 的设计咨询 - Vivado 2015.3 版配套提供的 MIG 7 系列 v2.4 版校准更新提供了更多的写入裕度。
10/12/2015(Xilinx 答复 59167)面向 MIG 7 系列 DDR3 的设计咨询更新 - DIMM 接口的数据速率规范更改和组件接口的数据速率咨询
11/19/2014(Xilinx 答复 62368)面向 MIG 7 系列 DDR3 的设计咨询——Vivado 2014.4 版配套提供的 MIG 7 系列 v2.3 版校准更新提供了更多的写入裕度。
06/11/2014(Xilinx 答复 60845)面向 MIG 7 系列 RLDRAM3 的设计咨询 - SIM_BYPASS_INIT_CAL 误设置为 ''FAST'' ( 综合与实现)
06/02/2014(Xilinx 答复 59167)面向 MIG 7 系列 DDR3 的设计咨询 - DIMM 接口的数据速率规范更改和组件接口的数据速率咨询
11/11/2013(Xilinx 答复 58172)面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - MIG 包括面向 -2 / -1 速度级 2:1 (半速) DDR3/DDR2 控制器设计的错误最大频率。数据表列出的最大规范值是正确的。
04/22/2013(Xilinx 答复 55531)MIG 7 系列 v1.9 DDR3/DDR2 的设计咨询- 不适用于 PRBS 校正结果。需要 RTL 更新
04/22/2013(Xilinx 答复 55536)面向 MIG 7 系列 LPDDR2 的设计咨询 - 当使用“验证引脚更改和更新设计”或“固定管脚”流程时,MIG 允许执行错误的 CK/CK# 对放置。 文档和 ''全新设计'' 流程正确。
01/28/2013(Xilinx 答复 53860)有关 MIG 7 系列 DDR3 的设计咨询 - 所有 CK 时钟引脚必须位于同一字节通道/组中。这就需要验证双排管脚。
01/28/2013(Xilinx 答复 53919)有关 MIG 7 系列 v1.8 RLDRAM II 的设计咨询 - 在“固定管脚”模式或“验证引脚更改和更新设计”流程中,检测不到管脚违规问题.
01/21/2013(Xilinx 答复 53607)有关 MIG 7 系列 QDRII+ 的设计咨询 - 推断出的锁存器造成写校正故障所需的解决方法
01/07/2013(Xilinx 答复 53420)MIG 7 系列 DDR3/DDR2 设计咨询 - 针对 v1.7 和 v1.8 提供所需的校正补丁
12/10/2012(Xilinx 答复 53053)有关 MIG 7 系列 QDRII+ 的设计咨询 - 当出现 CPT_CLK_CQ_ONLY=FALSE 时,会发生读取校准故障
10/24/2012(Xilinx 答复 52573)MIG 7 系列 DDR3 设计咨询 - OCLKDELAY 校准问题会造成写入 DQS 与 DQ 对齐引起潜在的校准失败
10/24/2012(Xilinx 答复 51687)设计咨询 MIG 7 系列 DDR3/DDR2 – v1.7 中使用 XADC 模块进行温度监控器校准的功能被添加到所有的 DDR3/DDR2 设计 (ISE 14.3/Vivado 2012.3)
08/20/2012(Xilinx 答复 51296)设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列包延迟时间 (Package Flight Time) 的改变
08/06/2012(Xilinx 答复 50461)有关 MIG 7 系列 v1.6 的设计咨询 - 所有接口的校正更新
05/14/2012(Xilinx 答复 47043)MIG 7 系列设计咨询——向 1.5 版以上的时钟结构(ISE Design Suite 14.1可提供)添加 MMCM
03/12/2012(Xilinx 答复 45653)MIG 7 系列 v1.4 DDR2/DDR3 设计咨询 - 校正更新. 修订自 2/23/2012 以来的补丁。需要面向初始工程样品器件的设计。
02/23/2012(Xilinx 答复 45653)MIG 7 系列 v1.4 DDR2/DDR3 设计咨询 - 校正更新
01/10/2012(Xilinx 答复 45633)关于 7 系列 MIG DDR3/DDR2 设计咨询 - 针对 CKE 和 ODT 的更新引脚布局规则;必须验证现有的 UCF
05/05/2011(Xilinx 答复 42036)7 系列 MIG DDR3 - 内部/外部 VREF 指南
05/02/2011(Xilinx 答复 41981)MIG 7 系列 1.1 DDR3 SDRAM - MIG 7 系列 1.1 DDR3 SDRAM - 寻址/控制引脚应在一个 bank 中
04/11/2011(Xilinx 答复 40876)MIG 7 系列 1.1 DDR3 SDRAM - MIG 允许存储器频率的设置值超过数据手册规范中的值



Spartan-6 FPGA MCB


04/25/2011(Xilinx 答复 41822)MIG v3.7 Spartan-6 MCB - 某些用户端口配置对 VHDL 设计不起作用
04/18/2011(Xilinx 答复 41520)Spartan-6 MCB 设计咨询 - 由于不再受 VCCINT 的限制,DDR3 数据速率可达最大值
11/09/2010(Xilinx 答复 36291)MIG, MPMC, Spartan-6 MCB - 在初始配置时出现存储器故障.
06/14/2010(Xilinx 答复 35978)MIG Spartan-6 MCB - 在硬件中突发读取最后一个字时出现问题 - 需要为所有 MCB 设计提供比特流更新。
06/14/2010(Xilinx 答复 35976)MIG Spartan-6 MCB - 设计不是通过复位来实现的,需要重新启动才能恢复功能 - 需要更新软件/IP。
06/14/2010(Xilinx 答复 35818)Spartan-6 FPGA - DDR2 和 DDR3 接口的存储器控制器模块 (MCB) 性能修改。
02/08/2010(Xilinx 答复 34165)MIG v3.3 Spartan-6 FPGA MCB - 错误的端口连接导致连续的 DQS 调节出现问题 - 需手动修改。
02/08/2010(Xilinx 答复 34046)MIG v3.3 Spartan-6 FPGA LPDDR - 不支持已校准和未校准的输入终端功能。
02/08/2010(Xilinx 答复 34055)MIG v3.3、 Spartan-6 FPGA MCB - RZQ 和 ZIO 引脚具有哪些要求?
02/08/2010(Xilinx 答复 34137)MIG v3.3、 Spartan-6 FPGA LPDDR - MIG 中所选的驱动强度的设置在输出设计中有误。
02/08/2010(Xilinx 答复 34089)MIG v3.3 Spartan-6 FPGA MCB - MCB 地址总线 (mcbx_dram_addr) 的某些位可能违反了存储设备的输入保持时间 (tIH) 规范。
09/23/2009(Xilinx 答复 33358)Spartan-6 FPGA MCB - 无法禁用数据屏蔽,并且 UDM 和 LDM 引脚不能作为通用 I/O (GPIO)。


 

Virtex-6 DDR2/DDR3 MIG


 

03/9/2010(Xilinx 答复 34204)MIG v3.0-3.3, Virtex-6 FPGA DDR3/DDR2 - 由于 OCB 监控器出现问题,因此硬件中的第 2 阶段的读取均衡 (read Leveling) 失败。
02/8/2010(Xilinx 答复 33995)MIG 3.3, Virtex-6 FPGA DDR3 - 由于软件无法自动推断 IDELAYCTRL,因此写入均衡(write Leveling)和校准失败。
02/8/2010(Xilinx 答复 34094)MIG v3.3, Virtex-6 FPGA DDR2/DDR3- MMCM CLKFBOUT_MULT_F= 4 无效,需要手动修改

 

如欲更新您的 Xilinx 提示通知优先级选项,敬请访问:

https://www.xilinx.com/myprofile/doc-alerts.html


 

 

修订历史:

03/08/2017新增 60845, 65414, 66788, 68169
10/12/2015新增 59167 更新
07/06/2015新增 64856
10/22/2014新增 62483 和 62157
06/04/2014新增 59167
11/11/2013新增 58172
04/18/2013新增 55531 和 55536
01/28/2013新增 53919 和 53860
01/21/2013新增 53607
01/07/2013新增 53420
12/10/2012新增 53053
10/24/2012新增 51687 和 52573
08/20/2012新增 51296
08/06/2012新增 50461
05/14/2012新增 47043
03/12/2012新增 45653 更新补丁
02/23/2012新增 45653
01/10/2012新增 45633
05/05/2011更新 7 系列 DDR3 MIG,包括 42036
05/02/2011新增 7 系列 DDR3 MIG,包括 41981
04/18/2011更新 Spartan-6 列表,包括 41520
04/11/2011新增 7 系列,包括 40876 和 41351 ( 自废弃后)
11/09/2010更新 Spartan-6 列表,包括 36291
06/14/2010更新 Spartan-6 列表,包括 35978, 35976, and 35818
03/09/2010更新列表,包含 34204
02/08/2009新增列表,包括 34165、 34046、34055、34137、34089、 33995、和 34094
09/28/2009初始版本; 新增 33358

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
46227 MIG 7 Series Solution Center - Top Issues N/A N/A
34243 Xilinx Memory Interface Solution Center N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
45633 关于 7 系列 MIG DDR3/DDR2 设计咨询 - 针对 CKE 和 ODT 的更新引脚布局规则;必须验证现有的 UCF N/A N/A
53053 有关 MIG 7 系列 QDRII+ 的设计咨询 - 当出现 CPT_CLK_CQ_ONLY=FALSE 时,会发生读取校准故障 N/A N/A
51296 设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列包延迟时间 (Package Flight Time) 的改变 N/A N/A
35976 MIG、MPMC 和 Spartan-6 MCB 的设计咨询 - 设计不是通过复位产生的,需要重新上电才能恢复功能性(需要软件/IP 核升级) N/A N/A
47043 MIG 7 系列设计咨询——向 1.5 版以上的时钟结构(ISE Design Suite 14.1可提供)添加 MMCM N/A N/A
41520 面向 Spartan-6 MCB 的设计咨询 - 取消 VCCINT 限制以达到最大 DDR3 数据速率 N/A N/A
35818 Design Advisory for Spartan-6 FPGA - Memory Controller Block (MCB) Performance Change for DDR2 Interfaces N/A N/A
34204 MIG v3.0-3.3, Virtex-6 DDR3/DDR2 - Read Leveling Stage 2 fails in hardware due to OCB Monitor issue N/A N/A
50461 有关 MIG 7 系列 v1.6 的设计咨询 - 所有接口的校正更新 N/A N/A
58172 面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - MIG 包括面向 -2 / -1 速度级 2:1 (半速) DDR3/DDR2 控制器设计的错误最大频率; 数据表列出的最大规范值是正确的。 N/A N/A
59167 面向 MIG 7 系列 DDR3 的设计咨询 - DIMM 接口的数据速率规范更改和组件接口的数据速率咨询 N/A N/A
62483 MIG UltraScale 设计咨询(所有存储器类型)— VRP 引脚及 DCI 级联要求 N/A N/A
64856 UltraScale DDR4/DDR3 的设计咨询 — DDR3 RESET# 引脚和 DDR4 RESET_N 引脚上所需的 PCB 下拉可在存储器初始化期间保持逻辑低电平 N/A N/A
66788 Design Advisory for MIG 7 Series DDR3 - DQS_BIAS is not properly enabled for HR banks causing potential calibration failures N/A N/A
60845 Design Advisory for MIG 7 Series RLDRAM3 - SIM_BYPASS_INIT_CAL incorrectly set to "FAST" for synthesis and implementation N/A N/A
65414 Design Advisory for MIG 7 Series QDRII+, RLDRAM3, RLDRAM2 - Calibration updates in MIG 7 Series v2.4 available with Vivado 2015.3 provide additional write and read margin N/A N/A
68169 Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 — 所有设计所需的最新最低生产速度规范版本(速度文件) N/A N/A

相关答复记录

AR# 33566
日期 03/13/2017
状态 Active
Type 设计咨询
器件 More Less
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