Xilinx Memory Interface Solution Center



The Memory Interface Generator (MIG) Solution Center is available to address all questions related to the MIG.

Whether you are starting a new design with MIG or troubleshooting a problem, use the Memory Interface Solution Center to guide you to the right information.

设计助手

Xilinx Memory Interface Solution Center - Design Assistant

Select the appropriate Design Assistant below to learn more about designing with a MIG core or to find help on debugging an issue that you are currently encountering.

The MIG Design Assistants walk you through the recommend design flow for MIG while debugging commonly encountered issues such as simulation issues, calibration failures, and data errors.

The Design Assistants provide useful design and troubleshooting information, but also point you to the exact documentation you need to read to help you design efficiently with MIG.

Note: This answer record is a part of the Xilinx MIG Solution Center (Xilinx Answer 34243).

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UltraScale Memory

MIG IP UltraScale Design Checklist
  • Starting with UltraScale Memory, all design and debug content is organized based on the recommended design flow for MIG within the MIG IP UltraScale Design Checklist.
    Please use this checklist through your MIG IP design and debug.
7 Series Memory

(Xilinx Answer 51313) MIG 7 Series Design Assistant
Virtex-6 Memory

(Xilinx Answer 34266) MIG Virtex-6 Design Assistant
Spartan-6 Memory

(Xilinx Answer 37496) MIG Spartan-6 Design Assistant

Answer Number 问答标题 问题版本 已解决问题的版本
34266 Xilinx Virtex-6 MIG Solution Center - Design Assistant N/A N/A
37496 Xilinx Spartan-6 MIG Solution Center - Design Assistant N/A N/A
51313 Xilinx MIG 7 Series Solution Center - Design Assistant N/A N/A

MIG 7 Series and Virtex-6 DDR2/DDR3 Solution Center - Design Assistant - Can multiple banks be open at the same time? If so, how many?

The 7 Series and Virtex-6 FPGA MIG DDR2/DDR3 design assigns user interface requests to bank machines. 

A bank machine is not assigned to a physical DRAM bank, rather a specific read/write request from the user/native interface. 

The number of bank machines in a design is four by default, but can be configured as two through to eight.

The number of bank machines, the traffic sent from the user interface, and specific JEDEC timing parameters affect the number of banks that can be open at a given time.

For further information on bank machines, see (Xilinx Answer 36505).

 

Note: This Answer Record is part of the Xilinx MIG Solution Center (Xilinx Answer 34243)

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Generally, the design can keep one less bank open than the number of bank machines.

For example, if the design has five bank machines, four DRAM banks can be open at the same time. 

However, this is dependent on additional factors.

 

One factor is the traffic pattern coming from the user interface.

If the traffic targets the same row within the banks relatively continuously, the banks stay open. 

A bank only stays open if there is an accepted, but pending user request that targets the same bank and row and tRAS has not expired. 

When tRAS expires, the bank must be closed.

 

Additionally, the number of banks that can be opened consecutively is limited by the JEDEC requirement that "No more than four banks can be activated in a rolling tFAW window." 

If more than four banks are accessed within the tFAW window, a precharge to the last accessed bank must be issued to avoid a tFAW violation. 

It is possible to open more than four banks and avoid a tFAW violation if enough commands are requested to a bank consecutively.

For example, requesting one BL8 read to B0R0 (Bank 0 Row 0), B1R0, B2R0, B3R0, B4R0, B5R0, B6R0, B7R0 would cause a violation.  

However, requesting two consecutive BL8 reads to each of the eight banks would not cause a tFAW violation because the open bank requests are further spaced and span two rolling tFAW windows.

In this case, all eight banks can be opened if there are sufficient bank machines.


Note: It is possible to set up sequences such as two consecutive burst-8 reads to each bank and row that rotates through a number of banks where the pre-charge and activate times are hidden and there are no penalties for closing the banks. 

The sequences that allow this depend on the frequency of operation and the timing of the device. 

For example, at higher frequencies it might be possible to rotate through four banks with a burst-8 read, but this is not possible with a burst-8 write due to the DRAM timings at 1066 Mb/s. 

However, two burst-8 writes at each row/bank allows similar operation to the read case.

The best way to determine how many banks can remain open is to simulate the generated MIG design using your target access pattern. 

Depending on your access pattern, increasing the number of bank machines might allow more banks to remain open. 


设计咨询

面向 Virtex-6、Spartan-6、所有 7 系列器件及所有基于 UltraScale 的器件的基于可编程逻辑的外部存储器接口解决方案的设计咨询主答复记录

设计咨询答复记录是专为对于当前进行中的设计至关重要的问题所创建的,精选后用于赛灵思提醒通知系统。

此设计咨询主答复记录涵盖了从 6 系列到基于 UltraScale 的器件在内的所有基于可编程逻辑的外部存储器接口 IP。 
其中包括受支持的存储器 IP(如 DDR2、DDR3、DDR4、LPDDR2 和 LPDDR3)以及基于 SRAM 的解决方案(如 QDR 和 RLDRAM)。

UltraScale MIG

如需了解 UltraScale/UltraScale+ 存储器 IP 主版本说明和已知问题,请参阅(赛灵思答复记录 58435)

UltraScale 存储器设计中心:

2020 年 3 月 26 日(赛灵思答复记录 73068)面向 UltraScale/UltraScale+ DDR4/DDR3 IP 的设计咨询 - 存储器 IP 时序异常可能导致校准后硬件中出现数据错误或 DQS 门控跟踪错误
2016 年 12 月 20 日(赛灵思答复记录 68169)面向 Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 - 所有设计所需的最新最低量产级 (Production) 速度规格版本(速度文件)
2015 年 7 月 6 日(赛灵思答复记录 64856)面向 UltraScale DDR4/DDR3 的设计咨询 - DDR3 RESET# 管脚和 DDR4 RESET_N 管脚上需执行 PCB 下拉,以便在存储器初始化期间保持逻辑低电平
2014 年 10 月 27 日(赛灵思答复记录 62483)面向 MIG UltraScale 的设计咨询(所有存储器类型)- 所有 I/O bank(包括仅输出 bank)都需要 VRP 管脚
10/13/2014(赛灵思答复记录 62157)面向 MIG UltraScale QDRII+ 的设计咨询 - I/O 管脚分配中未能捕捉管脚 DRC 违例

7 系列 DDR3 MIG  

如需了解 7 系列存储器 IP 主版本说明和已知问题,请参阅(赛灵思答复记录 54025)

2016 年 3 月 23 日(赛灵思答复记录 66788)面向 MIG 7 系列 DDR3 的设计咨询 - 针对 HR bank 未能正确启用 DQS_BIAS,导致可能发生校准失败
2015 年 11 月 23 日(赛灵思答复记录 65414)有关 MIG 7 系列 QDRII+、RLDRAM3、RLDRAM2 的设计咨询 - Vivado 2015.3 版配套提供的 MIG 7 系列 v2.4 版校准更新提供了更多的写入裕度。
2015 年 10 月 12 日(赛灵思答复记录 59167)面向 MIG 7 系列 DDR3 的设计咨询更新 - 面向 DIMM 接口的数据速率规范更改和面向组件接口的数据速率咨询
2014 年 11 月 19 日(赛灵思答复记录 62368)面向 MIG 7 系列 DDR3 的设计咨询 - Vivado 2014.4 版配套提供的 MIG 7 系列 v2.3 版校准更新提供了更多的写入裕度。
2014 年 6 月 11 日(赛灵思答复记录 60845)面向 MIG 7 系列 RLDRAM3 的设计咨询 - 针对综合与实现,SIM_BYPASS_INIT_CAL 误设为“FAST”
2014 年 6 月 2 日(赛灵思答复记录 59167)面向 MIG 7 系列 DDR3 的设计咨询 - 面向 DIMM 接口的数据速率规范更改和面向组件接口的数据速率咨询
2013 年 11 月 11 日(赛灵思答复记录 58172)面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - 对于适用于 -2 和 -1 速度等级的 2:1(半速)DDR3/DDR2 控制器设计,MIG 所含的最大频率错误。数据手册中所列的最大规范值正确无误。
2013 年 4 月 22 日(赛灵思答复记录 55531)面向 MIG 7 系列 v1.9 DDR3/DDR2 的设计咨询 - PRBS 校准结果未得到应用。需执行 RTL 更新。
2013 年 4 月 22 日(赛灵思答复记录 55536)面向 MIG 7 系列 LPDDR2 的设计咨询 - 使用“验证管脚更改和更新设计 (Verify Pin Changes and Update Design)”和“固定管脚 (Fixed Pin Out)”流程时,MIG 支持的 CK/CK# 对布局错误。文档和“全新设计 (New Design)”流程正确。
2013 年 1 月 28 日(赛灵思答复记录 53860)面向 MIG 7 系列 DDR3 的设计咨询 - 所有 CK 时钟管脚必须位于同一字节通道/组中。需验证双列管脚。
2013 年 1 月 28 日(赛灵思答复记录 53919)面向 MIG 7 系列 v1.8 RLDRAM II 的设计咨询 - 在“固定管脚 (Fixed Pin Out)”模式或“验证管脚更改和更新设计 (Verify Pin Changes and Update Design)”流程中未能检测到管脚违例。
2013 年 1 月 21 日(赛灵思答复记录 53607)面向 MIG 7 系列 QDRII+ 的设计咨询 - 推断的锁存器导致写入校准失败。需采用变通方法解决。
2013 年 1 月 7 日(赛灵思答复记录 53420)面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - 针对 v1.7 和 v1.8 需提供校准补丁
2012 年 12 月 10 日(赛灵思答复记录 53053)面向 MIG 7 系列 QDRII+ 的设计咨询 - 当 CPT_CLK_CQ_ONLY=FALSE 时,读取校准可能失败
2012 年 10 月 24 日(赛灵思答复记录 52573)面向 MIG 7 系列 DDR3 的设计咨询 - OCLKDELAY 校准问题导致写入 DQS 与 DQ 对齐,可能引发校准失败
2012 年 10 月 24 日(赛灵思答复记录 51687)面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - 在 v1.7 (ISE 14.3/Vivado 2012.3) 中已为所有 DDR3/DDR2 设计新增使用 XADC 块进行温度监控校准的功能
2012 年 8 月 20 日(赛灵思答复记录 51296)设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中已完成 7 系列封装飞行时间变更
2012 年 8 月 6 日(赛灵思答复记录 50461)面向 MIG 7 系列 v1.6 的设计咨询 - 针对所有接口完成校准更新
2012 年 5 月 14 日(赛灵思答复记录 47043)面向 MIG 7 系列的设计咨询 - 从 v1.5 起,为时控结构添加 MMCM(随 ISE Design Suite 14.1 提供)
2012 年 1 月 10 日(赛灵思答复记录 45633)面向 7 系列 MIG DDR3/DDR2 的设计咨询 - 针对 CKE 和 ODT 已完成管脚布局更新;必须验证现有 UCF
2011 年 5 月 5 日(赛灵思答复记录 42036)7 系列 MIG DDR3 - 内部/外部 Vref 准则
2011 年 4 月 11 日(赛灵思答复记录 40876)MIG 7 系列 1.1 DDR3 SDRAM - MIG 允许设置的存储器频率值超出数据手册规范中的值
   
Spartan-6 FPGA MCB

  • 如需了解面向基于 6 系列的 IP 和基于 ISE 的版本的旧版本说明,请参阅 XTP025
  • 如需了解有关原有 MIG 版本常规设计和故障排除信息,请参阅以下内容以访问赛灵思 MIG 解决方案中心:(赛灵思答复记录 34243)
2011 年 4 月 18 日(赛灵思答复记录 41520)Spartan-6 MCB 设计咨询 - 移除 VCCINT 限制,从而达到最大 DDR3 数据速率
2010 年 11 月 9 日(赛灵思答复记录 36291)MIG、MPMC、Spartan-6 MCB - 初始配置时发生内存故障。
2010 年 6 月 14 日(赛灵思答复记录 35976)MIG Spartan-6 MCB - 设计无法成功完成复位,需电源重启才能恢复功能 - 需更新软件/IP。
2010 年 6 月 14 日(赛灵思答复记录 35818)Spartan-6 FPGA - DDR2 和 DDR3 接口的存储器控制块 (MCB) 性能变更。
2010 年 2 月 8 日(赛灵思答复记录 34165)MIG v3.3 Spartan-6 FPGA MCB - 错误的端口连接导致连续的 DQS 调节出现问题 - 需手动修改。
2010 年 2 月 8 日(赛灵思答复记录 34046)MIG v3.3 Spartan-6 FPGA LPDDR - 不支持已校准和未校准的输入终端功能。
2010 年 2 月 8 日(赛灵思答复记录 34055)MIG v3.3 Spartan-6 FPGA MCB - RZQ 和 ZIO 管脚具有哪些要求?
2010 年 2 月 8 日(赛灵思答复记录 34137)MIG v3.3 Spartan-6 FPGA LPDDR - MIG 中所选的驱动强度的设置在输出设计中有误。
2010 年 2 月 8 日(赛灵思答复记录 34089)MIG v3.3 Spartan-6 FPGA MCB - MCB 地址总线 (mcbx_dram_addr) 的某些位可能违反了存储器器件的输入保持时间 (tIH) 规范。
2009 年 9 月 23 日(赛灵思答复记录 33358)Spartan-6 FPGA MCB - 无法禁用数据掩码,并且 UDM 和 LDM 管脚不能作为通用 I/O (GPIO) 使用。

  

Virtex-6 DDR2/DDR3 MIG

  • 如需了解面向基于 6 系列的 IP 和基于 ISE 的版本的旧版本说明,请参阅 XTP025
  • 如需了解有关原有 MIG 版本常规设计和故障排除信息,请参阅以下内容以访问赛灵思 MIG 解决方案中心:(赛灵思答复记录 34243)
2010 年 3 月 9 日(赛灵思答复记录 34204)MIG v3.0-3.3 Virtex-6 FPGA DDR3/DDR2 - 由于 OCB 监控器出现问题,因此硬件中的第 2 阶段的读取平衡失败。
2010 年 2 月 8 日(赛灵思答复记录 33995)MIG 3.3 Virtex-6 FPGA DDR3 - 由于软件无法自动推断 IDELAYCTRL,因此写入平衡和校准失败。
2010 年 2 月 8 日(赛灵思答复记录 34094)MIG v3.3 Virtex-6 FPGA DDR2/DDR3 - MMCM CLKFBOUT_MULT_F= 4 无效,需要手动修改

  

如需更新您的赛灵思提醒通知系统偏好,请访问:

https://www.xilinx.com/myprofile/doc-alerts.html

  

修订历史:

2020 年 3 月 26 日新增 73068
12/09/2019新增指向 7 系列和 UltraScale 资源的链接,更新格式
2017 年 3 月 8 日新增 60845、65414、66788 和 68169
2015 年 10 月 12 日新增 59167 更新
2015 年 7 月 6 日新增 64856
2014 年 10 月 22 日新增 62483 和 62157
06/04/2014新增 59167
2013 年 11 月 11 日新增 58172
2013 年 4 月 18 日新增 55531 和 55536
2013 年 1 月 28 日新增 53919 和 53860
2013 年 1 月 21 日新增 53607
2013 年 1 月 7 日新增 53420
2012 年 12 月 10 日新增 53053
2012 年 10 月 24 日新增 51687 和 52573
2012 年 8 月 20 日新增 51296
2012 年 8 月 6 日新增 50461
2012 年 5 月 14 日新增 47043
2012 年 3 月 12 日新增 45653 更新补丁
2012 年 2 月 23 日新增 45653
2012 年 1 月 10 日新增 45633
2011 年 5 月 5 日更新 7 系列 DDR3 MIG,新增 42036
2011 年 5 月 2 日更新 7 系列 DDR3 MIG,新增 41981
2011 年 4 月 18 日更新 Spartan-6 列表,新增 41520
2011 年 4 月 11 日新增 7 系列,包括 40876 和 41351(自废弃后)
2010 年 11 月 9 日更新 Spartan-6 列表,新增 36291
2010 年 6 月 14 日更新 Spartan-6 列表,新增 35978、35976 和 35818
2010 年 3 月 9 日更新列表,新增 34204
2009 年 2 月 8 日更新列表,新增 34165、34046、34055、34137、34089、33995、和 34094
2009 年 9 月 28 日初始版本;新增 33358

Answer Number 问答标题 问题版本 已解决问题的版本
45633 关于 7 系列 MIG DDR3/DDR2 设计咨询 - 针对 CKE 和 ODT 的更新引脚布局规则;必须验证现有的 UCF N/A N/A
53053 有关 MIG 7 系列 QDRII+ 的设计咨询 - 当出现 CPT_CLK_CQ_ONLY=FALSE 时,会发生读取校准故障 N/A N/A
51296 设计咨询 - ISE 14.2 和 Vivado 2012.2 Design Suite 版本中 7 系列包延迟时间 (Package Flight Time) 的改变 N/A N/A
35976 MIG、MPMC 和 Spartan-6 MCB 的设计咨询 - 设计不是通过复位产生的,需要重新上电才能恢复功能性(需要软件/IP 核升级) N/A N/A
47043 MIG 7 系列设计咨询——向 1.5 版以上的时钟结构(ISE Design Suite 14.1可提供)添加 MMCM N/A N/A
41520 面向 Spartan-6 MCB 的设计咨询 - 取消 VCCINT 限制以达到最大 DDR3 数据速率 N/A N/A
35818 Design Advisory for Spartan-6 FPGA - Memory Controller Block (MCB) Performance Change for DDR2 Interfaces N/A N/A
34204 MIG v3.0-3.3, Virtex-6 DDR3/DDR2 - Read Leveling Stage 2 fails in hardware due to OCB Monitor issue N/A N/A
50461 有关 MIG 7 系列 v1.6 的设计咨询 - 所有接口的校正更新 N/A N/A
58172 面向 MIG 7 系列 DDR3/DDR2 的设计咨询 - MIG 包括面向 -2 / -1 速度级 2:1 (半速) DDR3/DDR2 控制器设计的错误最大频率; 数据表列出的最大规范值是正确的。 N/A N/A
59167 面向 MIG 7 系列 DDR3 的设计咨询 - DIMM 接口的数据速率规范更改和组件接口的数据速率咨询 N/A N/A
62483 MIG UltraScale 设计咨询(所有存储器类型)— VRP 引脚及 DCI 级联要求 N/A N/A
64856 UltraScale DDR4/DDR3 的设计咨询 — DDR3 RESET# 引脚和 DDR4 RESET_N 引脚上所需的 PCB 下拉可在存储器初始化期间保持逻辑低电平 N/A N/A
66788 Design Advisory for MIG 7 Series DDR3 - DQS_BIAS is not properly enabled for HR banks causing potential calibration failures N/A N/A
60845 Design Advisory for MIG 7 Series RLDRAM3 - SIM_BYPASS_INIT_CAL incorrectly set to "FAST" for synthesis and implementation N/A N/A
65414 Design Advisory for MIG 7 Series QDRII+, RLDRAM3, RLDRAM2 - Calibration updates in MIG 7 Series v2.4 available with Vivado 2015.3 provide additional write and read margin N/A N/A
68169 Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 — 所有设计所需的最新最低生产速度规范版本(速度文件) N/A N/A
73068 面向 UltraScale/UltraScale+ DDR4/DDR3 IP 的设计咨询 - 存储器 IP 时序异常可能导致校准后硬件中出现数据错误或 DQS 门控跟踪错误 N/A N/A

常见问题

Xilinx MIG 解决方案中心 - 常见问题 (FAQ)

下列答复记录包含了当前的已知问题以及与 MIG 相关的常见问题。

注:本答复记录是 Xilinx MIG 解决方案中心(Xilinx 答复 34243)的一部分。

Xilinx MIG 解决方案中心可解决所有与 MIG 相关的问题。

无论您是要使用 MIG 来进行新设计还是要解决问题,请使用 MIG 解决方案中心来指导您获取相应的信息。


选择合适的 MIG 产品:

(Xilinx 答复 62920) MIG UltraScale 解决方案中心 - 常见问题(FAQ)
(Xilinx 答复 46227) MIG 7 系列常见问题
(Xilinx 答复 34265) MIG Virtex-6 和 Spartan-6 常见问题


Answer Number 问答标题 问题版本 已解决问题的版本
34265 MIG Solution Center - MIG Virtex-6 and Spartan-6 Top Issues N/A N/A
46227 MIG 7 Series Solution Center - Top Issues N/A N/A
62920 MIG UltraScale Solution Center - Frequently Asked Questions (FAQ) N/A N/A